电气自动化毕业论文：基于计数器的数字钟电路设计.doc

分类号 单位代码 11395 密 级 学 号 0805230207 学生毕业设计（论文）题 目 基于计数器的数字钟电路设计作 者白广平院 (系)能源工程学院专 业电气工程及其自动化指导教师王 雄答辩日期年 月 日榆 林 学 院毕业设计（论文）诚信责任书本人郑重声明：所呈交的毕业设计（论文），是本人在导师的指导下独立进行研究所取得的成果。毕业设计（论文）中凡引用他人已经发表或未发表的成果、数据、观点等，均已明确注明出处。尽我所知，除文中已经注明引用的内容外，本论文不包含任何其他个人或集体已经公开发表或撰写过的研究成果。对本文的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。本人毕业设计（论文）与资料若有不实，愿意承担一切相关的法律责任。 论文作者签名: 年 月 日摘 要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。数字钟适用于自动打铃、自动广播，也适用于节电、节水及自动控制多路电器设备。它是由数子钟电路、定时电路、放大执行电路、电源电路组成。为了简化电路结构，数字钟电路与定时电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。1abstracta digital clock is a kind of digital circuit technology, minutes and seconds when the timing device, and the mechanical clock is higher than the accuracy and intuitive, and no machinery, has more longer service life, so it has been widely used.from the principle of digital clock is a kind of typical digital circuits, including the assembly logic circuit and the sequential circuits. at present, a digital clock function is more and more strong, and a variety of special options. applicable for automatic digital clock rung, automatic broadcasting, also suitable for electricity, water and automatic control and electrical equipment. it is by several children clock circuit, timing circuit, amplifier circuit, the power circuit implementation. in order to simplify the circuit structure, a digital clock circuit and timing circuits using direct connection between decoding technology. with simple structure, reliable operation, long service life, change the setting time for easy and manufacturing cost etc.to learn from the point of view, there are mainly introduced in small scale integrated circuit design method of digital clock。目 录摘要abstract第一章 前言1.1设计目的.1.2设计要求.第二章 数字电子钟的组成和工作原理.2.1数字钟的构成.2.2原理分析.2.3数字点钟的基本逻辑功能框图.第三章 方案设计与论证. 3.1时间脉冲产生电路. 3.2分频器电路. 3.3时间计数器电路. 3.4译码驱动及显示单元电路. 3.5校时电路. 3.6报时电路.第四章 单元电路的设计. 4.1时间脉冲产生电路的设计. 4.2计数电路的设计. 4.2.1 60进制计数器的设计. 4.2.2 24进制计数器的设计.4.3译码及驱动显示电路的设计.4.4校时电路的设计.4.5报时电路的设计.4.6电路总图.致谢.参考文献.附录 元件清单.第一章 前言1.1设计目的设计一种多功能数字钟，该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：自动整点报时的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部分则由扩展电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。1.2设计要求1.时间计数电路采用24进制，从00开始到23后再回到00；2.各用2位数码管显示时、分、秒；3.具有手动校时、校分功能，可以分别对时及分进行单独校时，使其校正到标准时间； 4.计时过程具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。5.为了保证计时的稳定及准确，须由晶体振荡器提供时间基准信号第二章 数字电子钟的组成和工作原理2.1数字钟的构成数字钟一般由振荡器、分频器、计数器、译码器、显示器、较时电路、报时电路等部分组成，这些都是数字电路中应用最广的基本电路。（1）晶体振荡器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768z的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。（2）分频器电路：分频器电路将32768hz的高频方波信号经32768（）次分频后得到1hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。（3）时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。（4）译码驱动电路：译码驱动电路将计数器输出的8421bcd码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。（5）整点报时电路：一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时以示提醒。其作用方式是发出连续的或有节奏的音频声波,较复杂的也可以是实时语音提示。2.2数字钟原理分析数字钟实际上是一个对标准频率（1hz）进行计数的计数电路。振荡器产生的时钟信号经过分频器形成秒脉冲信号，秒脉冲信号输入计数器进行计数，并把累计结果以“时”、“分”、“秒”的数字显示出来。秒计数器电路计满60后触发分计数器电路，分计数器电路计满60后触发时计数器电路，当计满24小时后又开始下一轮的循环计数。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路可以对分和时进行校时。另外，计时过程要具有报时功能，当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。2.3数字点钟的基本逻辑功能框图图1 数字钟的基本逻辑框图第三章 数字钟的电路设计下面将介绍设计电路具体方案。其中包括电源电路的设计、秒信号发生器的设计、时间计数电路的设计、译码驱动显示电路的设计、整点报时电路的设计、校时电路的设计几个部分。3.1电源电路的设计用一个变压器把220v的家用交流电压变为9v的小电压。利用二极管单向导通的原理，用四个二极管构成一个桥堆，对交流电进行半波整形，再经过一个电容对其整形，变成供这个近似直流的电压，但由于还有许多文波，再用一个w7805稳压管变成5v的稳定直流电压，供这个电路的使用。 如图2。 图2电源电路3.2秒信号发生器的设计通过查找资料并展开讨论，我们共同讨论了三个不同的秒信号发生器的设计方案。3.2.1方案一：555构成的多谐振荡器 如图3 图3 555构成的多谐振荡器3.2.2方案二：晶体振荡分频电路石英晶体振荡电路本方案采用频率fs32768hz的石英晶体。1、2是反相器，1用于振荡，2用于缓冲整形。rf为反馈电阻（10100m），反馈电阻的作用是为cmos反相器提供偏置，使其工作在放大状态。c1是频率微调电容，改变c1可对振荡器频率作微量调整，c1一般取535pf。c2是温度特性校正用的电容，一般取20405pf，电容c1、c2与晶体共同构成型网络，完成对振荡器频率的控制，并提供必要的1800相移。最后输出fs=32768hz 图4 石英晶体振荡电路 3.2.3方案三：由集成逻辑门与rc组成的时钟源振荡器。 图5 门电路组成的多谐振荡器图3.2.3三个方案的比较用555组成的脉冲产生电路: r1=15*103，r2=68*103，c=10f，则555所产生的脉冲的为:f=1.43/(r1+2*r2)*103*10*106=0.947hz,而设计要求为1hz,因此其误差为5.3%,在精度要求不是很高的时候可以使用。石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768hz,然后再经过15分频电路可得到标准的1hz的脉冲输出.r的阻值,对于ttl门电路通常在0.72k之间;对于cmos门则常在10100m之间。由门电路组成的多谐振荡器的振荡周期不仅与时间常数rc有关，而且还取决于门电路的阈值电压vth，由于vth容易受到温度、电源电压及干扰的影响，因此频率稳定性较差，只能用于对频率稳定性要求不高的场合。综上分析： 振荡器是数字钟的核心，振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度。为了达到设计要求，获取更高的计时精度，选择方案二，选用晶体振荡器构成振荡器电路。而且，振荡器的频率越高，计时精度越高3.3 分频电路通常，数字钟的晶体振荡器输出频率较高，为了得到1hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768hz的振荡信号分频为1hz的分频倍数为32768（），即实现该分频功能的计数器相当于15级2进制计数器。从尽量减少元器件数量的角度来考虑，这里可选多极进制计数电路cd4060和cd4040来构成分频电路。cd4060和cd4040在数字集成电路中可实现的分频次数最高，而且cd4060还包含振荡电路所需的非门，使用更为方便。cd4060计数为级进制计数器，可以将32768z的信号分频为z，其内部框图如图2.1所示，从图中可以看出，cd4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。图 1.1 cd4046内部框图 图5.2 cd4040内部框图cd4040计数器的计数模数为4096（），其逻辑框图如图5.2。如将32768hz信号分频为1hz，则需外加一个8分频计数器，故一般较少使用cd4040来实现分频。将32 768hz脉冲信号输入到cd4060（内部结构如图5.1）组成的脉冲振荡的14位二进制计数器，所以从最后一级q14输出的脉冲信号频率为：32768/214 = 32768/16384 = 2hz 如图6。再经过二次分频，得到1hz的标准信号脉冲，即秒脉冲如图7。图6 脉冲分频电路图7 秒信号原理图3.4 时间计数电路的设计由图1所示数字钟的逻辑图可清楚知道秒信号经秒计数器、分计数器、时计数器之后，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时输出信号，然后送至译码显示电路，以便实现用数字显示时、分、秒的要求。显示“时”“分”“秒”需要6片中规模计数器。其中，“秒”和“分”计数器应为六十进制，而“时”计数器应为二十四进制。六十进制计数器和二十四进制计数器都选用74ls90集成块来实现。实现的方法采用反馈清零法。3.5 译码显示电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动led七段数码管的译码器常用的有74ls48。74ls48是bcd-7段译码器/驱动器，其输出是oc门输出且低电平有效，专用于驱动led七段共阳极显示数码管。将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。3.6 整点报时电路的设计要求当时间到达整点前10秒开始，蜂鸣器1秒响1秒停地响5次。即当时间达到xx时59分50秒时蜂鸣器开始响第一次，并持续一秒钟，然后停鸣一秒，这样响五次。在59分50秒到59分59秒之间，只有秒的个位计数，分的十位qd qc qb qa输出0101,个位qd qc qb qa 输出1001，秒的十位qd qc qb qa 输出0101均不变，而秒的个位qa计数过程中输出在0和1之间转。所以可以利用与非门的相与功能，把分十位的qc 、qa ,分个位的qd、qa，秒十位的qc、qa 和秒个位的qa相“与非”作为控制信号控制与非门的开断，从而控制蜂鸣器的响和停。方案一：方案二：方案二与方案一实现功能一样，电路不一样3.7 校时电路的设计方案一：。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图所示为所设计的校时电路。方案二：这个方案的校时电路比较简单，由两个开关k1和k2分别控制“时”和“分”的校时。方案三：校准电路由基本rs触发器和“与”门组成，基本rs触发器的功能是产生单脉冲，主要作用是起防抖动作用。未拨动开关k时，“与非”门g2的一个输入端接地，基本rs触发器处于“1”状态，这是数字钟正常工作，“分”进位脉冲能进入“分”计数器。拨动开关k时，“与非”门g1的一个输入端接地，于是基本rs触发器转为“0”状态。秒状态可以直接进入“分”计数器，而“分”进位脉冲被阻止进入，因而能较快地校准分计数器的计数值。校准后，将校正开关恢复原位，数字钟继续进行正常计时工作。 通过比较可知，方案二和方案三比方案一多了防抖动的措施，稳定性更好，方案二和方案三相比，防抖动措施更好，更完备，但电路也更为复杂，成本也更高，通过比较选择方案二，既能实现防抖动功能，做出事物也更经济一些。第四章 单元电路的设计4.1时间脉冲产生电路的设计4.2 计数电路的设计秒、分计数器为60进制计数器。小时计数器为24进制计数器。4.2.1 60进制计数器的设计“秒”计数器电路与“分”计数器电路都是六十进制，它由一级十进制计数器和一级六进制计数器连接构成，如下图所示，采用两片中规模集成电路74ls90串接起来构成的“秒”“分”计数器。4.2.2 24进制计数器的设计同理当个位计数状态为“q3q2q1q0=0100”，十位计数器状态为“q3q2q1q0=0010”时，要求计数器归零。4.3 译码及驱动显示电路译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动led七段数码管的译码器常用的有74ls48。74ls48是bcd-7段译码器/驱动器，其输出是oc门输出且低电平有效，专用于驱动led七段共阳极显示数码管。由74ls48和led七段共阳数码管组成的一位数码显示电路如图 16 所示。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。译码及驱动显示电路图4.4 校时电路的设计数字种启动后,每当数字钟显示与实际时间不符进,需要根据标准时间进行校时。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。对校时电路的要求是 :1在小时校正时不影响分和秒的正常计数 。2在分校正时不影响秒和小时的正常计数 。4.5 报时电路根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为5、9和5，因此可将分计数器十位的q