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时序功能块的提取.doc时序功能块的提取.doc

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-----专业文档,值得下载!-----------专业文档,值得珍藏!------时序功能块的提取潘日华童家榕唐璞山(复旦大学电子工程系ICCAD实验室,上海200433)【摘要】文章介绍了基于功能块提取器(DLFE)工具的时序功能块提取工具和方法。整套工具用于从版图中构造层次化电路,以利于电路的验证和理解。时序功能块提取通过时序功能块的普遍特征来定位时序功能块,避免了手工定位的盲目性,大大加快了构造层次化电路的速度。实验证明,工具对时序模块的提取是十分有效的。关键词:功能块提取时序功能块逻辑验证1引言通常的集成电路验证中,在大规模生产之前,必须检验版图和设计电路图的一致性。一般的方法是将设计电路图打碎至最底层,然后与版图比较[1]。验证方法基于图的同构,虽然有很多优化,其复杂性仍然是非多项式的。在电路的规模比较小时,这样的算法可以胜任。但是随着电路规模的不断增长,验证耗费的时间和成本逐渐变得不能忍受。层次化验证的方法[2],虽然每一个子电路仍然采取同构的验证方法,但是通过对电路的划分,可以将时间复杂性由非多项式向多项式转化。例如对较大的N来说,若分为a块,exp(N)远大于a*exp(N/a)。因此,如果能从版图中构造出层次化的电路图,将大大加快验证过程。另一方面,设计的电路图是按功能划分的,若要将提取出的电路图和设计电路图比较,必须按功能从版图中提取层次化电路图。现有的软件中还没有按功能提取层次化电路的工具。不同的电路由于应用领域不同,各自的功能块截然不同,很难用一个算法来自动识别,或者是算法只能识别某一类型的功能块。本文所介绍的工具也不试图设计一个能自动识别任何功能块的算法,而是采用人机结合的方法。分别利用人脑的识别能力和计算机的计算能力,共同完成功能块的提取。在此之前,我们已经设计了交互式的功能块提取器(DLFE)工具[3],实现了电路的可视化和层次化的基本机制。用户可以通过可视化工具浏览电路,制作功能块的样本,然后用工具在整个电路中搜寻并替换所有同构的样本的实例。自下而上的逐步构造出层次化的电路图,同时完成对电路的功能分析。但是DLFE工具在功能块寻找和定位方面有所欠缺,很大程度上依赖于用户自己通过浏览去搜-----专业文档,值得下载!-----------专业文档,值得珍藏!------寻样本,有一定的偶然性,与用户的经验也有很大关系。因此我们在DLF
编号:201311161156394452    类型:共享资源    大小:191.00KB    格式:DOC    上传时间:2013-11-16
  
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