（SOPC系统中）SDRAM控制器的时序分析 - 图文

1、（sopc系统中）sdram控制器的时序分析 - 图文 sopc系统中sdram控制器的时序分析 一、 参数名词解释 ? tcoutmax、thz：器件在clock的上升沿的时候送出数据，最大经过tcoutmax(thz)的时间在 器件的管腿输出。 或者：在下一个时钟上升沿来了后，器件会驱动新的信号，在经过最多tcoutmax(thz) 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。 这2种解释是等效的。 mt48lc4m32b2 thz ? tcoutmin、toh：在clock的上升沿的时候送出数据，最小经过tcoutmin(toh)的时间在器件 的管腿输出。 或者：在下一个时钟上

2、升沿来了后，器件会驱动新的信号，在经过最少tcoutmin(toh) 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。 这2种解释是等效的。 mt48lc4m32b2 toh ? tsu、tds：输入建立时间，采样前信号保持不变的时间。 ? tih、th、tdh：采样保持时间，采样后信号需要继续维持不变的时间。 ? 滞后、超前是相对的，比如，系统时钟滞后sdram时钟与sdram时钟超前系统时钟， 这2种说法是一致的。 ? r_tlag、w_tlag、r_tlead、w_tlead都是时间，如果计算中这些值有小于0的情况，说明 时序设计无法满足实际要求。 二、 连接nios ii 和sd

3、ram sdram和nios ii连接的典型电路框图如下图所示。sdram和system使用同一个 pll输出时钟，可以保证controller clock和sdram clock的相对抖动比较小。外部晶振的时钟送入pll，然后由pll产生两个同频的时钟一个供给nios ii系统使用，另一个供给sdram使用。（把pll设置成zero buffer mode可以比较方便地控制sdram clock和输入时钟extern clock的相位关系。）nios ii系统中的sdram控制器和sdram 通过双向数据线以及其它的单向控制线和sdram相连。 sdram clock通常是e0输出或者c2输

4、出，e0和c2都是pll专用于输出外部时钟 的，有比较小的抖动。由于一个fpga中通常有若干个pll，综合后使用哪个pll是由输入时钟extern clock决定的，所以sdram clock必须和extern clock是同一个pll的专用输入管腿和专用输出管腿。调试sdram和nios ii 的最关键是调整sdram clock的相位。下面推导sdram clock和extern clock的相位关系。 三、 sdram时钟超前系统时钟 ? 控制器读，sdram写。r_tleadtcoutmin(sdram)-tih(fpga) ? 控制器写，sdram读。w_tlead=tclk(tco

5、utmax(fpga)+ tsu(sdram) 四、 sdram时钟滞后系统时钟 ? 控制器读，sdram写。r_tlag=tclk(tcoutmax(sdram)+ tsu(fpga) ? 控制器写，sdram读。w_tlag=tcoutmin(fpga)-tih(sdram) 五、 计算sdram clock的允许最大提前量和最大的落后量 选取最小的tlead和最小的tlag，计算sdram clock的允许最大提前量和最大的落后量，相对于控制器的时钟，最优的sdram的时钟相移值为：（-tlead + tlag）/2。 举个例子：nios ii 和 sdram(mt48lc4m32b2-

6、7)相连主频100mhz。其数据如下： data in: tsu = 2 ns, tih = 1 ns data out: toh (tcoutmin )= 2.5 ns, thz/tac (tcoutmax)= 5.5 ns (cl=3)， 2.55.5 ns(data undefined) fgpa的数据可以在编译报告的时序分析部分得到，tcoutmax(fpga) ，tsu(fpga)， tih(fpga)，分别可以从tco，tsu，th部分得到各个sdram相关信号的最大值。而tcoutmin(fpga)则可以运行fast timing model timing analyzer 来得

7、到。 fgpa的数据也可以从altera的数据手册找到。 比如：data in: tsu = 1.75ns, tih = 0ns data out: tl r_tlag= tclk(tcoutmax(sdram)+ tsu(fpga)105.5ns1.75ns2.75ns 选一个小的，即tlag=1ns。 所以sdram clock的相对external clock相位为-2.5ns+1ns之间。在生成pll时指定在这个范围内的相位偏移就可以了，最优的sdram的时钟相移值为：（-tlead + tlag）/2=(-2.5ns+1ns)/2=-0.75ns。 注意：因为fpga的时序分析报告都是以external clock来算的，所以我们并没有 使用controller clock来分析(external clock与controller clock同频同相位)。 文章内容于络，整理以便大家阅读。 w 2014102