常用逻辑电路PPT学习教案

1、会计学1常用逻辑电路常用逻辑电路2逻辑电平74HC 系列：输入端高电平在 +3.5 V 以上；低电平在 +1 V 以下；输出的高电平在 +4.4 V 以上，低电平在 +0.1 V 以下。各种逻辑系列规定了输入端、输出端的低电位和高电位。第一节逻辑电路概述正逻辑：低电位为逻辑 0，高电位为逻辑 1。逻辑电平：对应于逻辑 0、1 的电位值。第1页/共78页（1）TTL 电路：74LS 系列的阈值电压约为 1.1 V，其余的系列阈值电压约为 1.4 V。 （2）CMOS 电路：阈值电压约为电源电压的一半。74HCT系列和 74ACT 系列的阈值电压约为 1.4 V。阈值电压：使电路从一种状态转换到另

2、一种状态的输入电压叫做阈值电压。第一节逻辑电路概述非门电路阈值电压如图所示。3阈值电压第2页/共78页4工作速度当改变电路输入电平时，相应的输出电平也发生变化，但是时间上有所延迟。图中都以各自摆幅的 50% 为参考点。2pHLpLHpdttt tpd 越小，门电路的工作速度越高，即门电路的工作频率可以高些。衡量门电路的工作速度用平均传输延迟时间 tpd 表示：第一节逻辑电路概述第3页/共78页功耗：逻辑电路在特定的频率下运行时所消耗的功率。功耗 PC 为电源电压与电源电流平均值的乘积，即CMOS 电路的主要优点是静态功耗低，但随着工作频率的提高，功耗随着频率线性上升。74AC（T）系列或 74

3、HC（T）系列CMOS 电路在用 +5 V 电源时，若以它们的最高频率工作时，功耗与 TTL 电路相当。CCCCIVP 第一节逻辑电路概述功耗示意图如图所示。5功耗第4页/共78页1电源电压要符合所用逻辑电路规定的数值，电源极性不能颠倒。2电路的输入端电位不能过高或过低。3多余的输入端不能悬空，要根据电路的逻辑功能或者接地，或者接电源。5相同系列逻辑电路相互连接时，输出端所接负载不能超过规定的数目。4除具有特殊输出结构的电路外，不允许把各种逻辑部件的输出端并联。输出端不允许与电源或地短路。第一节逻辑电路概述第5页/共78页7使用 CMOS 电路时应注意如下的安全措施：（1）CMOS 器件应存放

4、在金属包装容器内。（2）焊接时，一般烙铁容量不准大于 20 W，烙铁要有良好的接地线，最好用电烙铁断电后的余热进行快速焊接。禁止在电路通电的情况下焊接。 6调试电路时，应先接通线路板电源，后接通信号源；调试结束时，应先切断信号源，后关断电源。 不能在带电的情况下插拔线路板。第一节逻辑电路概述第6页/共78页一、逻辑门电路的种类图示为 74HC08 的引脚排列图。该集成块有四个与门，每个与门有两个输入端，故把 74HC08 称为四2输入与门。1与门第7页/共78页2或门图示为四 2 输入或门 74HC32 引脚排列图。第二节逻辑门电路第8页/共78页图示为六非门 74HC04 引脚排列图。3非门

5、第二节逻辑门电路第9页/共78页图示为四 2 输入与非门 74HC00 引脚排列图。4与非门第二节逻辑门电路第10页/共78页图示为四 2 输入或非门 4001 引脚排列图。5或非门第二节逻辑门电路第11页/共78页6与或非门图示为 2-2、2-3 输入与或非门 74HC51 引脚排列图。G1 的逻辑表达式为 G2 的逻辑表达式为DEFABCY CDABY 第二节逻辑门电路第12页/共78页 7异或门（1）引脚排列图图示为四 2 输入异或门 74HC86 引脚排列图。BABABAY （2）逻辑表达式ABYABY0 00 00 01 10 01 10 01 11 11 11 10 0（4）逻辑功

6、能输入变量相同时，输出为 0；输入变量相异时，输出为 1。（3）真值表第二节逻辑门电路第13页/共78页1三态门（1）使能端高电平有效第二节逻辑门电路使能端高电平有效三态门结构示意图如图所示。 电路结构第14页/共78页 工作原理EN 为 1 时，开关 S 闭合，非门正常工作，输出 。AY EN 为 0 时，开关 S 断开，输出端 Y 与电路内部断开，非门不能实现其逻辑功能，输出端呈高阻抗（简称高阻）。三态门的输出具有高电平、低电平和高阻三种状态。 电路符号EN 为 0 时称为禁止状态。第二节逻辑门电路第15页/共78页（2）使能端低电平有效 电路结构 工作原理 为 0 时，非门正常工作。 为

7、 1 时，非门输出端呈高阻状态。ENEN图中小圈，表示该使能端低电平有效，即使能端为低电平时，门电路能正常工作，反之输出端呈高阻。 电路符号第二节逻辑门电路第16页/共78页（3）主要应用当 时，G2、G3 呈高阻状态， G2、G3 与总线隔离，G1 将输入信号 A1 送到总线。只要控制各个门的 分时为 0，就可以把各个门的输出信号分时送到总线且互不干扰。这种连接方式叫做总线结构。 分时传送若干个门的输出信号到公共的传输线上011 321ENENENEN第二节逻辑门电路第17页/共78页C = 1，A 端数据 DA 通过 G1 送到 B 端，即 。C = 0，B 端数据 DB 通过 G2 引到

8、 A 端，即 。 实现数据的双向传输ABDD BADD 第二节逻辑门电路第18页/共78页2OC 门 普通门电路（1）电路结构VT2 管是 VT1 管的集电极负载。当 VT1 管截止，VT2 管导通时，输出高电平。 OC门电路将 VT1 的集电极负载全部去掉，即集电极开路（OC）。对应CMOS 管称为 OD 门。当 VT1 管导通，VT2 管截止时，输出低电平。第二节逻辑门电路第19页/共78页（3）使用接法（2）逻辑符号使用 OC 门时一定要接上拉电阻和电源，如图所示。第二节逻辑门电路第20页/共78页（4）逻辑功能若某一 OC 门为低电平时，输出 Y 为低电平。利用 OC 门实现线与逻辑。

9、当所有 OC 门输出均为高电平时，输出 Y 为高电平；第二节逻辑门电路EFCDABEFCDABYYYY 321第21页/共78页一、基本 RS 触发器 1电路组成2 个输入端 、 ，2个输出端 和 Q。（1）该电路有两个稳定状态DRDSQ2逻辑功能1 DDSRQ = 0、 ，称为触发器的 0 态。 Q = 1、 ，称为触发器的 1 态。1 Q0 Q 当 时，触发器有两个稳定状态：第22页/共78页 电路处于 0 态，Q = 0、 ，则 Q = 0 使 G2 门输出为 1，即 ；而 , 电路处于 1 态，Q = 1、 ，则 使门 G1 输出为高电平，即保持 Q = 1；而 Q = 1、 送到与非

10、门 G2 的两个输入端，保持 。则 1 态是稳态。1 Q1 Q1 Q1 DS0 Q0 Q1 DR0 Q第三节触发器送到与 G1 非门的两个输入端，保持 Q = 0。则 0 态是稳态。第23页/共78页 当 时， 则 使 Q = 0、 ，触发器被置为 0 态， 端称为置 0 端或复位端。1 DS0 DR0 DR1 Q 当 时， 则 使 Q = 1、 ，触发器被置为 1 态， 端称为置 1 端或置位端。0 DS1 DR0 DS0 QDSDR（2）在输入低电平触发信号的作用下，触发器的状态可以转换第三节触发器第24页/共78页（3）不允许在两个输入端同时加低电平触发信号 、 ，Q 和 同时被迫为 1

11、；而当 、 同时返 1 时，Q 和 的状态不能确定，即可能为 0 态，也可能为 1 态。0 DR0 DSQDRDSQDRDS（4）触发器刚接电源时，触发器的状态是随机的，即可以是0 态，也可能是 1 态。 实际应用中，禁止出现 端和 端同时为 0 的情况，以免出现逻辑混乱或错误。第三节触发器第25页/共78页3真值表DSDRQ功能说明功能说明0 00 01 11 10 01 10 01 1 1 10 01 1禁止禁止置置 1 1置置 0 0保持保持第三节触发器第26页/共78页1同步 RS 触发器在由 G1、G2 组成的基本 RS 触发器的基础上增加 G3、G4 两个引导控制门，就构成了同步

12、RS 触发器。（1）电路组成 当 CP = 0 时， G3、G4 门被关闭，输入信号 R、S 被封锁，基本 RS 触发器 ，触发器状态保持不变。 当 CP = 1 时， G3、G4 门被打开，输入信号 R、S 经倒相后被引导到基本 RS 触发器的输入端 、 ，可以直接控制基本 RS 触发器。（2）工作原理1 DDSRDRDS第三节触发器第27页/共78页（3）真值表1 nQnQSR状态状态功能说明功能说明0 00 01 11 10 01 10 01 10 01 1 保持保持置置 0 0置置 1 1禁止禁止 ：表示 CP 作用前触发器的初态。 ：表示 CP 作用后触发器的新状态或次态。 CP 脉

13、冲从 0 上跳到 1 的时刻是初、次态的时间分界。nQ1 nQ第三节触发器第28页/共78页（4）逻辑符号（5）特点同步 RS 触发器只在 CP = 1 时工作，CP = 0 时被锁存。抗干扰能力比基本 RS 触发器强。同步 RS 触发器仍然存在 RS 触发器不能同时为 1 的禁止状态。第三节触发器第29页/共78页2同步 D 触发器（1）电路组成 当 CP = 1 时，G3、G4 门打开，Q = D。 当 CP = 0 时， G3、G4 门封锁，触发器状态为 CP 下降前瞬间存入触发器的数据 D，故同步 D 触发器又称数据锁存器。（2）工作原理第三节触发器第30页/共78页1 nQD状态状态

14、功能说明功能说明0 01 10 01 1置置 0置置 1（4）逻辑符号（3）真值表第三节触发器第31页/共78页（1）边沿 D 触发器的逻辑功能D：信号输入端。Q、 ：两个互补的输出端。 ：异步清 0 端，不受 CP 控制。 ：异步置 1 端，不受 CP 控制。 QDRDS 逻辑符号1 nQD功能说明功能说明0 01 10 01 1置置 0 0置置 1 1第三节触发器只在 CP 脉冲的上升沿或下降沿动作的触发器。1边沿 D 触发器CP 输入端方框内的三角：该触发器是在 CP 的上升沿动作。第32页/共78页1DD SRQ解：根据每一个CP 上升沿到来前瞬间 D 的 状态，就可以决定触发器每一个

15、状态，Q 和 的波形如图所示。1 nQQ第三节触发器例 5-1如图所示为 CMOS 边沿 D 触发器输入 CP 和 D 的信号波形，设 ，Q 端的初始状态为 0，试画出 和Q 的波形。第33页/共78页 （2）集成 D 触发器 74HC7474HC74 在一个芯片内集成了两个上升沿触发的边沿 D 触发器。第三节触发器第34页/共78页（1）JK 触发器的逻辑功能2JK 触发器 真值表 逻辑符号1 nQnQnQJK次态次态功能说明功能说明0 00 01 11 10 01 10 01 10 01 1保持保持置置 0 0置置 1 1翻转翻转第三节触发器第35页/共78页（2）集成 JK 触发器 74

16、HC112第三节触发器第36页/共78页例 5-2已知 74HC112 各输入波形如图所示，试画出 Q 端波形。解：Q 端波形如图所示。第三节触发器第37页/共78页寄存器是用来暂时存放数码的数字逻辑部件。一个触发器可以存储 1 位二进制代码，用 n 个触发器组成的寄存器可以存储 n 位二进制代码。图为用四个边沿 D 触发器构成的代码寄存器。第三节触发器第38页/共78页74LS374 为由 D 触发器构成 3 态输出的 8 位寄存器，74LS373 为 3 态输出 8 位锁存器。这种寄存器结构简单，D 端的抗干扰能力强，可以用来作缓冲寄存器。该图中接收数码时所有各位代码是同时读入和读出的。第

17、三节触发器第39页/共78页一、全加器除最低位外，任何相同位相加时，除该位的加数和被加数外，还须考虑来自相邻低位的进位。运算结果除本位的和以外，还要有向相邻高位的进位。这种运算的电路称为全加器。2逻辑符号1引入第40页/共78页3真值表iAiB1 iCiCiS0 00 00 00 00 00 00 01 10 01 10 01 10 00 01 10 01 11 11 10 01 10 00 00 01 11 10 01 11 10 01 11 10 01 10 01 11 11 11 11 1第四节加法器第41页/共78页（1）组成电路图示为四位二进制数并行相加的加法器示意图。由 4 个全加

18、器组成，依次将低位的进位输出端接至高位的进位输入端即可。最低位全加器的进位端应接 0。第四节加法器第42页/共78页（2）74HC283 的引脚排列和逻辑符号第四节加法器第43页/共78页若要进行两个 8 位二进制数的加法运算，可用两块74HC2836 构成。第四节加法器第44页/共78页一、编码器GS：控制使用标志，在按下 S0 S9 中任意一个键时就有 GS = 1，否则 GS = 0。（1）电路组成1键控 8421BCD 编码器。S0 S9：代表十个按键，也作为逻辑变量。A3A2A1A0：代码的输出 第45页/共78页2优先编码器74HC147 是一个优先编码的 8421BCD 编码器。

19、（1）引脚排列和逻辑符号第五节编码器与译码器第46页/共78页（2）功能表1I2I3I4I5I6I7I8I9I3Y2Y1Y0Y第五节编码器与译码器 输入输入输出输出1 11 11 11 1 1 11 11 11 11 1 0 0 0 01 1 0 01 11 1 0 01 11 11 1 0 01 11 11 11 1 0 01 11 11 11 11 1 0 01 11 11 11 11 11 1 0 01 11 11 11 11 11 11 10 01 11 11 11 11 11 11 11 11 11 11 11 10 01 11 10 00 01 11 11 11 10 00 00

20、01 10 00 01 11 10 01 10 01 10 01 11 11 11 10 00 01 11 10 01 11 11 11 10 0第47页/共78页二进制译码器是一种能把二进制代码的各种状态译成对应的输出信号的电路。以 2 位二进制译码器为例，说明二进制译码器的工作特点。1二进制译码器（2）逻辑表达式（1）电路组成010AAY 011AAY 012AAY 013AAY 第五节编码器与译码器第48页/共78页（3）真值表1A0A0Y1Y2Y3Y0 00 01 10 00 00 00 01 10 01 10 00 01 10 00 00 01 10 01 11 10 00 00 0

21、1 1第五节编码器与译码器第49页/共78页2两级译码两级译码，即输入的一部分送 X译码器，另一部分送 Y 译码器，行译码器的输出线作为矩阵的行，列译码器的输出线作为矩阵的列，在行列相交处，用与门再次译码。二进制译码器有 n 个输入端，代表有 2n 种状态组合，则输出端数 m = 2n第五节编码器与译码器第50页/共78页1七段显示译码器的工作特点七段显示译码的输入输出示意图如图所示。七段显示译码器的 4 个输入是 8421BCD 码，七个输出共a g 分别与数码管 a g 对应。若要驱动共阳结构 LED，则译码器的输出为低电平有效。若要驱动共阴结构 LED，则译码器的输出为高电平有效。第五节

22、编码器与译码器第51页/共78页2中规模七段显示译码器CMOS 的 4511 是驱动共阴 LED 数码管的 BCD 七段锁存/译码器/驱动器，其引脚排列如图所示。4511 具有内部抑制非 BCD 码输入的电路，当输入为非 BCD码时，译码器的七个输出端全为 0，显示器暗。BILT在 4511 的输入端有四位锁存器， 为选通端。 为 0 时允许 BCD 码输入； 为 1 时锁存。LELELE第五节编码器与译码器：试灯信号输入端 。：灭灯信号输入端。第52页/共78页4511 每段的输出驱动电流可达 25 mA，因此在驱动 LED 数码管时要加限流电阻。连接示意图如图所示。第五节编码器与译码器第5

23、3页/共78页1计数器的工作原理一、计数器的逻辑功能图示为由 JK 触发器组成的四位二进制异步加法计数器的逻辑图。 （1）逻辑图第54页/共78页异步计数器：由于各级触发器所用的不是同一时钟脉冲，故称异步计数器。FF0 的 CP 是输入的计数脉冲，Q0 作为 FF1 的 CP， Q1 作为 FF2 的 CP， Q2 作为 FF3 的CP。各级触发器 J = K = 1，在 CP 脉冲或低位输脉冲的下降沿触发翻转。第六节计数器第55页/共78页（2）工作原理 第一个计数脉冲到来后，Q0 翻转， Q3 Q2 Q1 Q0 = 0001。设触发器初始状态为 0。 第三个计数脉冲到来后， Q3 Q2 Q

24、1 Q0 = 0011。直到第 15 个计数脉冲到来后， Q3 Q2 Q1 Q0 为 1111，第 16 个计数脉冲到来后， Q3 Q2 Q1 Q0 回到 0000。 第二个计数脉冲到来后， Q0 由 1 翻转为 0，则 FF1 也翻转， Q3 Q2 Q1 Q0 = 0010。 第六节计数器第56页/共78页（3）时序图十六进制计数器输出的最高位 Q3 的频率是 CP 的十六分之一。即对 CP 信号进行十六分频，所以 N 进制计数实际上也就是对 CP 信号的 N 分频器。时序图：在时钟脉冲 CP 的作用下，计数器的各个触发器取值在时间上的对应关系。第六节计数器第57页/共78页（4）状态图图示

25、计数循环了十六个状态，即该计数器是十六进制计数器，或称该计数器的模是 16。思考题：判断图示是什么计数器？箭头表示状态转移的方向。第六节计数器第58页/共78页2计数器分类（1）按计数器中触发动作是否一致 异步计数器各个触发器受同一时钟脉冲的控制，各触发状态的更新是同步的。计数速度快。（2）按计数进制的不同各个触发器不是同一个时钟脉冲。电路简单，计数速度低。 同步计数器n 级触发器有 2n 种状态组合，计数器的模是 2n 。 二进制计数器十进制计数器一般用四级触发器按 8421BCD 码进行计数，模是 10。 十进制计数和其他进制计数器第六节计数器第59页/共78页（3）按照在输入计数脉冲作用

26、下计数中数值增、减情况 递减计数器随着计数脉冲的不断输入，电路逐一递减计数的叫减法计数器。 递增计数器随着计数脉冲的不断输入，电路逐一递增计数的叫加法计数器。在加减信号的控制下既可递增计数也可递减计数的计数器。 可逆计数器第六节计数器第60页/共78页1同步集成计数 74HC16374HC163 是 4 位二进制同步加法计数器。（1）引脚排列和逻辑符号图 （ b ） 中 CTRDIV16 表示该计数器是循环长度为 16 的计数器。第六节计数器第61页/共78页 同步清零当 = 0 时，在时钟信号 CP 上升沿到来时，触发器清零。 同步置数当 = 1 时，预置控制端 = 0 时，在时钟信号 CP

27、 上升沿到来时，输入数据 D0 D3 置入各触发器。（2）逻辑功能CRCRLD 计数 保持当 = = 1 时，只要使能输入端 CTP、 CTT 中有一个为 0 电平，各触发器的输出状态均保持不变。而 CTT= 0 时，CO 端为 0。CRLD当 = = CTP = CTT = 1 时，在 CP 脉冲作用下，作二进制的加法计数。CRLD第六节计数器第62页/共78页（3）时序图第六节计数器TCT0123QQQQC0：进位输出端。C0 =第63页/共78页（4）应用第六节计数器用 3 片 74HC163 可构成 12 位二进制计数器。IC1 只要有计数脉冲，它总能按二进制规律计数；IC3 只有当

28、CO2 = 1 时，才会产生一次计数。IC2 只有当片 I 的进位输出 CO1= 1 时，在 CP 的驱动下才计数；第64页/共78页274HC4518第六节计数器74HC4518 是双 BCD 同步加法计数器。（1）引脚排列和逻辑符号第65页/共78页（2）功能计数具有异步清零功能，只要清零端CR = 1，触发器状态就为 0。（3）时序图第六节计数器 为下降沿计数脉冲输入端。CP 为上升沿计数脉冲输入端。EN第66页/共78页（4）应用用一片 74HC4518 可构成 100 进制计数器，个位最高位 Q3 作为向十位的进位，并加到十位计数器的 EN 端。第六节计数器第67页/共78页1清零法

29、利用计数器的清零端在计数器计到某个数时产生一个清零信号，使计数器状态回到 0 状态。根据器件是同步清零还是异步清零在产生清零信号的状态上会不同。第六节计数器第68页/共78页例 5-3用清零法将 74HC163 接成十进制计数器解：连接示意图如图所示。当计数器从 0000 状态开始计数时，输入第九个脉冲到来后，出现 1001 状态，与非门 G 输出 0 电 平 。 由 于 74HC163 有同步清零功能，当第十个脉冲到来后使种触发器置零，完成一个十进制计数循环。第六节计数器第69页/共78页解：从逻辑符号中 可 以 看 出 ，74HC161 是具有异步清零功能的 4 位二进制加法计数器，用此可采用图（b）的异步清零法连接成十进制加法计数器。第六节计数器例 5-4用清零法将 74HC161 构成十进制计数，图（a）是74HC