数字钟VHDL设计

1、一 实验目的1巩固和加深对MAXPLUSII CPLD开发系统的理解和使用；2掌握VHDL编程设计方法；3. 掌握硬件实验装置使用方法；4.掌握综合性电路的设计、仿真、下载、调试方法。二 实验仪器设备1PC机1台2MAX+PLUSII CPLD软件开发系统，1套3. CPLD/FPGA实验系统及下载装置，1套三 实验内容1秒表各位的进制：一个计时范围为0.01秒1小时的数字秒表由六个位构成，分别是0.01秒位、0.1秒位、1秒位、10秒位、1分位、10分位；0.01秒位、0.1秒位、1秒位是10进制的，10秒位是6进制的，1分位是10进制的，10分位是6进制的；所以本系统应该包括4个10进制计

2、数器(如图1中C10)和2个6进制计数器(如图1中C6)。注：其中输入端口：RST为计数器清零端，高电平有效；CIN为计数器使能端，高电平有效；CLK为时钟输入端；输出端口：COUNT3.0为计数值输出；COUT为计数器进位输出。2秒表的计时基准信号：以周期为0.01秒的计时脉冲作为一个比较精准的计时基准信号输入到0.01秒位计数器的时钟端；由于实验箱上不具备周期为0.01秒的时钟信号，所以需要采用分频器(如图1中FR_DIVIDED_100HZ)将10KHZ的时钟信号或者是其他频率的时钟信号经分频得到周期为0.01秒的计时基准信号，其分频数根据实际情况而定。注：其中分频器输入端口：CLK为待

3、分频的时钟输入；输出端口：NEWCLK为被分频后的时钟输出。3. 数码管译码显示和动态扫描电路： 将计数器输出的值用数码管显示需要BCD-七段数码管译码显示(如图1中DELED2)程序（实验四已经做过）；而将秒表的各位动态显示在数码管上，需要扫描电路(如图1中SCAN)。注：其中扫描电路输入端口：CLK为扫描时钟输入；COUNT1COUNT6为6组待扫描数据；输出端口：S2.0为当前时刻扫描的位值编码，若当前扫描的位是COUNT1,则S编码为000；DOUT3.0为当前扫描到的值，若当前扫描的位是COUNT1,则DOUT3.0的值为COUNT13.0值。4. 系统整体实现：新建原理图设计文件，

4、将以上各个子模块按图1连接起来，构成一个秒表设计系统。注意：在ZYE1502D实验箱的数码管模块中没有译码器74138，所以在原理图设计中必须再调用74148模块；而在ZY31502C实验箱的数码管模块中已有译码器74138，所以在原理图设计中不须再调用74148模块，可以直接将S2.0接到实验箱对应的SEL端上。四 实验步骤1. 用VHDL硬件描述语言设计六进制、十进制加法计数器，并编译形成模块，必要时进行时序仿真；2. 用VHDL硬件描述语言设计分频器，得到频率为100hz的基准时钟，并编译形成模块，必要时进行时序仿真；3. 用VHDL硬件描述语言设计动态数码管扫描电路，并编译形成模块，必

5、要时进行时序仿真；4. 用VHDL硬件描述语言设计BCD-七段数码管译码显示程序（实验四已经做过），并编译形成模块；注意：以上模块都必须存放在同一个文件夹下。5. 新建一个原理图文件 ：*.gdf;6. 按照实验讲义给出的原理图，将上述子模块构成一个秒表系统的原理图，编译，分配引脚，再编译，下载;7. 在实验箱硬件电路中进行系统功能验证。代码3MHZ变100HZlibrary ieee;use ieee.std_logic_1164.all;entity clkgen isport(clk:in std_logic;newclk: out std_logic);end entity clkge

6、n;architecture art of clkgen issignal cnter:integer range 0 to 10#29999#;beginprocess(clk) isbegin if clk'event and clk='1' thenif cnter=10#29999# then cnter<=0;else cnter<=cnter+1;end if;end if;end process;process(cnter) isbeginif cnter=10#29999# then newclk<='1'else ne

7、wclk<='0'end if;end process;end architecture art;代码cnt6library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt6 isport(clk:in std_logic;clr:in std_logic;ena:in std_logic;cq:out std_logic_vector(3 downto 0);carry_out:out std_logic);end entity cnt6;architecture a

8、rt of cnt6 issignal cqi:std_logic_vector(3 downto 0);beginprocess(clk,clr,ena) is beginif clr='1' then cqi<="0000"elsif clk'event and clk='1' thenif ena='1' thenif cqi="0101" then cqi<="0000"else cqi<=cqi+'1'end if;end if;end

9、 if;end process;process(cqi) isbeginif cqi="0000" then carry_out<='1'else carry_out<='0'end if;end process;cq<=cqi;end architecture art;代码cnt10library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 isport(clk:in std_logic;clr:in std_l

10、ogic;ena:in std_logic;cq:out std_logic_vector(3 downto 0);carry_out:out std_logic);end entity cnt10;architecture art of cnt10 issignal cqi:std_logic_vector(3 downto 0);beginprocess(clk,clr,ena) is beginif clr='1' then cqi<="0000"elsif clk'event and clk='1' thenif ena

11、='1' thenif cqi="1001" then cqi<="0000"else cqi<=cqi+'1'end if;end if;end if;end process;process(cqi) isbeginif cqi="0000" then carry_out<='1'else carry_out<='0'end if;end process;cq<=cqi;end architecture art;代码-scanLIBRARY

12、 IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SCAN ISPORT(CLK:IN STD_LOGIC; COUNT1,COUNT2,COUNT3,COUNT4,COUNT5,COUNT6:IN STD_LOGIC_VECTOR(3 DOWNTO 0); x,y,z:out std_logic; DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY SCAN;ARCHITECTURE ART O

13、F SCAN ISsignal C:STD_LOGIC_VECTOR(2 DOWNTO 0);signal s:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK)ISBEGINIF (CLK'EVENT) AND (CLK='1')THENC<=C+1;CASE C IS WHEN "001" => S<="000"DOUT<=COUNT1;WHEN "010" => S<="001"DOUT<=COUNT2

14、;WHEN "011"=> S<="010"DOUT<=COUNT3;WHEN "100"=> S<="011"DOUT<=COUNT4;WHEN "101"=> S<="100"DOUT<=COUNT5;WHEN "110"=> S<="101"DOUT<=COUNT6;C<="000"WHEN OTHERS => S<=&q

15、uot;000"DOUT<="0000"END CASE;END IF;x<=s(0);y<=s(1);z<=s(2);END PROCESS;END ART;代码deledLIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY deled ISPORT(num: INSTD_LOGIC_vector(3 downto 0);a,b,c,d,e,f,g: OUTSTD_LOGIC);END deled;ARCHITECTURE art O

16、F deled ISSIGNAL led : STD_LOGIC_vector(6 downto 0);BEGINProcess(num)begincase num iswhen "0000" => led<="1111110"when "0001" => led<="0110000"when "0010" => led<="1101101"when "0011" => led<="1111001&

17、quot;when "0100" => led<="0110011"when "0101" => led<="1011011"when "0110" => led<="1011111"when "0111" => led<="1110000"when "1000" => led<="1111111"when "1001" => led<="1111011"when "1010" => led<="1110111"when "1011" => led<="0011111"when "1100" => led<="1001110"when "1101" => led<="0111101&qu