实验七CMOS与非门版图验证2

1、实验七 CMOS与非门版图验证2版图与原理图一致性检查（LVS）一、实验目的1了解版图与原理图一致性检查的意义。2掌握Zeni Veri平台LVS对比的流程二、 实验内容1. 原理图网表输出Zeni工具首先在版图中进行电路提取。版图首先被检查，然后器件的结构和相互间的连接关系就被定义出来。据此，就产生了代表版图中电路的网表。第二个网表是由原理图产生的。如果这两个网表在进行对比的时候有任何差异，Zeni工具将会检查并显示出来，进行错误的修改。将利用交互式LVS进行反相器版图和原理图间的同构比较。同时，采用LVS Debugger-LDX进行查找和显示LVS错误。（1）打开与非门原理图视图，LMB

2、点击Options>Export Format>Netlist. 将选项“Ground As 0”关闭，并且打开“Global Net Support”。关闭“Flat Netlist”。如下图所示。（2） OK确认表格。（3）LMB点击Tools>Export Netlist。如下图，将出现的表格填好。（4）OK键确认表格。cdl网表就在一个文本编辑窗口中创建了。关闭该窗口。2. 通过用户界面运行LVS（1）打开界面“INV1.inv.layout”。（2）LMB点击Options>Generic command，将Verify>Working Path中的路径

3、修改为“/tmp”或使用“Browse”来设置为你需要的任意路径(一般会设置你的当前的工作路径 home/icxx /student06）。如下图所示：12. OK确认选项表格。13. LMB点击Verify>Layout Verification，出现Layout Verification表格。14. 在Tool下拉菜单中选择Zeni Veri。15. 将Command file用“$Zeni-install-path/demo/tutorial/INV_demo/inv.lvs”填写，其中，$Zeni-install-path是Zeni的安装路径(路径同。16. 可以点击编辑键来浏览

4、和修改命令文件。17. 开启“Custom Opertations”。18. 在LVS选项卡中分别键入“inv”和“/tmp/inv.cdl”。如下图所示。19. OK键确认表格。20. Zterm-ldc表格如下图所示。21. 在表格末尾，可以发现类似下图的文本，意味着两个网表是同构的。22. 如果有错误。查看错误 LMB点击Verify->LVS Debugger。出现LDX表格，在Error File 中填写lvsprt.lvs,点击Load。如果有错误，错误就会显示出来。 用MMB分别点击“Schematic Node”（原理图节点）和Layout Node中的节点“5”，出现一个激活菜单，选择菜单中的“Show Node”（显示节点），于是两个从原理图界面和版图界面中提取的拓朴结构示意图就出现了，如下图所示左侧的拓朴结构图是从原理图中提取出来的，右侧的另一个结构图是从版图中提取出来的。对比这两个图形，可以清楚的看出来，右侧结构图中缺失了一个NMOS，因为连接PMOS和NMOS的栅的连线缺失了。 出现错误也可以在原理图和版图中显示，用MMB分别点击Schematic Node和Layout Node中的节点5，选择激活菜单中的“Show Error”，原理图界面和