2016计算机组冲刺讲义

1、课程讲义计算机计算机联考冲刺班计算机组本课程讨论单机系统范围内计算机各部件和系统的组成以及内部工作机制，使学生既能从全局或宏观的角度掌握计算机硬件系统的整体结构和工作原理，又能从局部或微观的角度理解计算机各个部件的工作过程和交互方式。【考查目标】1. 理解单处理器计算机系统中各部件的内部工作原理、组成结构以及相互连接方式，具有完整的计算机系统的整机概念。2. 理解计算机系统层次化结构概念，熟悉硬件与软件之间的界面，掌握指令集体系结构的基本知识和基本实现3. 能够综合运用计算机组。基本原理和基本，对有关计算机硬件系统中的理论和实际问题进行计算、分析，并能对高级程序设计语言（如C语言）中的相关问题

2、进行。第一章 计算机系统概述考纲要求（一）计算机发展历程（二）计算机系统层次结构1、计算机系统的基本组成2、计算机硬件的基本组成3、计算机软件和硬件的4、计算机系统的工作过程（三）计算机性能指标吞吐量、响应时间，CPU时钟周期、主频、CPI、CPU执行时间，MIPS、MFLOPS、GFLOPS、TMFLOP本章出题情况本章常考点：计算机性能指标的有关概念和相关术语，主要是以单项选择题的形式出现。与：直接根据本章所涉及知识点命题的题目一般超过一道题，且并无太多难点，但因章涉及的知识是整门课程最基础的知识，往往会作为其他2 / 25年份单项选择题/分值综合应用题/分值小计/分值知识点20090题0

3、题0分20101题×2分0题2分计算机性能指标的有关概念20111题×2分0题2分计算机性能指标的相关术语20121题×2分0题2分计算机性能指标的计算20131题×2分0题2分计算机性能指标的计算20141题×2分0题2分计算机性能指标的计算20151题×2分0题2分计算机系统层次结构课程讲义计算机试题的背景知识出现，如计算机的性能指标计算除在单项选择题出现外，越来越多地出现在综合应用题中，而且是综合应用题计算的基础，如果不掌握这些概念，可能使综合应用题无法下手或计算错误，所以不应该忽略这部分内容的复习。计算机性能指标指令平均时钟数

4、等于程序所含时钟周期数除以程序所含指令条数，即：CPI=å(CPIi ´ Ii )i =1ICn其中：IC表示程序所含总指令条数，Ii为第i种指令在出现的次数。MIPS表示每秒执行多少百万条指令。MIPS定义为= 主频指令条数MIPS=执行时间´106CPIMFLOPS表示每秒执行多少百万次浮点运算。MFLOPS定义为MFLOPS= 浮点操作次数执行时间´106GFLOPS、TFLOPS、PFLOPS【例1.1】某计算机的时钟频率为400MHz，测试该计算机的程序使用4种类型的指令。每种指令的数量及所需指令时钟数（CPI）见表。则该计算机的指令平均时钟数

5、为（1）；该计算机的运算速度均为（2）MIPS。（1）A.1.85（2）A.106.7B.1.93 B.169.5C.2.36 C.207.3D.3.75D.216.2解答：（1）B、（2）C。分析：CPI=(160000×1×2×4×8) ÷3 / 25指令类型指令数目（条）每条指令需时钟数11600001230000232400044160008通常意义K（Kilo） M（Mega） G（Giga） T（Tera） P（Peta）10310610910121015课程讲义计算机(160000)1.93运算速度= 400MHz÷1.

6、93207.3MIPS第二章 数据的表示与运算考纲要求（一）数制与编码1进位计数制及其相互转换2和数3. BCD码4. 字符与字符串5（二）定点数的表示和运算 1定点数的表示：无符号数的表示；有符号整数的表示。2定点数的运算：定点数的移位运算；原码定点数的加/减运算；补码定点数的加/减运算；定点数的乘/除运算；溢出概念和判别（三）浮点数的表示和运算 1浮点数的表示：IEEE754标准2浮点数的加/减运算（四）算术逻辑单元ALU 1串行加法器和并行加法器2算术逻辑单元ALU的功能和结构本章出题情况。本章常考点：定点数和浮点数的表示和运算，着定点数和浮点数的表示和运算的题目很多，可能涉及到具体的运

7、算，也可能仅涉及基本概念，但大多为通过具体运算对基本概能的理解和掌握的试题，其中IEEE754标准是浮点数中的一个常考点，并且将可以会是今后的常考点。与：这部分试题极少出现纯概念题，即使是单项选择题也往往需要经过计算才能得出结论。许多试题与程序设计密切相关，需要考生从程序员的视角出发，理解无符号数和有符号数、定点整数和浮点数等数据类型，特别是IEEE 754标4 / 25年份单项选择题/分值综合应用题/分值小计/分值知识点20092题×2分0题4分定点数和浮点数的运算20102题×2分0题4分定点数的运算，定点数和浮点数的表示20111题×2分1题×11

8、分13分无符号整数和带符号整数的运算，IEEE标准浮点数的表示20122题×2分0题4分无符号整数运算，IEEE标准浮点数的表示范围20133题×2分0题6分IEEE标准浮点数的表示，定点数运算，海明码20142题×2分0 题4 分定点整数运算，IEEE 标准浮点数的表示范围20152题×2分0 题4 分定点数和浮点数的运算课程讲义计算机准这样的实用浮点数。考生复习时不仅要注意本章的知识点，还要注意与其余课程（如C语言设计设计、汇编语言程序设计等）和本课程其他章节相关的问题。原码、补码、反码、移码的特点与区别通常，数有原码、补码和反码等3种形式，它们的共

9、同特点是：二进制数的最为符号位，“0”表示正号，“1”表示负号。有些中，将移码也归入机器数的范畴，这也是可以的。事实上，移码确实是一种在计算机中使用的表示数的形式，不过它只能算作一种特殊的数，因为它只用示定点整数，不用示定点小数，而且它违背了符号位的表示原则，把它视为无符号数更为合适。【例2.1】如果某单精度浮点数、某原码、某补码、某移码的32位数均为0xF0000000。这些数从大到小的顺序是（）。A.浮原补移C.移原补浮解答：D。B.浮移补原D.移补原浮分析：这个数最为1，对于原码、补码、单精度浮点数而言为负数，对于移码而言为正数，所以移码数最大，而补码为-228，原码为-(230+229

10、+228) ，单精度浮点数为-1.0*297。十进制数的BCD码BCD码是指二进制编码的十进制数，BCD码用4位二进制数来表示，它既具有二进制数的形式，又保持了十进制数的特点。4位二进制数可以组合出16种代码，能表示16种不同的状态，只需要使用其中的10种状态，就可以表示十进制数的09十个数码，而其他的6种状态为冗余状态。由于可以取任意的10种代码来表示10个数码，所以就可能产生很多种BCD码。应当注意的是，有些读者可能会把8421码与BCD码混为一谈。产生这种误解的主要在于一些“微型计算机原理”的中常将BCD码当作8421码，由于“微型计算机原理”总是某种具体机型的，在80x86中使用的BC

11、D码恰恰是8421码，所以在“微型计算机原理”中将BCD码当作8421码不能算作错误，但毕竟这是确的。“计算机组”是不拘泥于某一种具体机型的，严格地说，8421码只是BCD码中的一种形式而已，不能说BCD码就是8421码。【例2.2】下列四位二进制编码中，（）无论在8421码和余3码中均为码。A .0010解答：D。B. 0101C. 1011D. 11015 / 25十进制数8421 码2421 码余 3 码012345678900000001001000110100010101100111100010010000000100100011010010111100110111101111001

12、1010001010110011110001001101010111100课程讲义计算机分析：1101在8421码和余3码中均为【例2.3】由 6 个字符的 7 位 ASCII码。编码排列，再加上横向、纵向奇偶校验位构成下表所示矩阵（最后一列为横向奇偶校验位，最后一行为纵向奇偶校验位）。请分别写出X1X12代表的数字（0或1），以及Y1、Y2代表的字符。6 个字符的交叉检验矩阵分析与解答：从ASCII码左起第5列可知纵向为偶校验，据此可求出X4=0，X12=1。根据X4=0可知横向也是偶校验，可求出X3=1，X11=1。根据X11=1，可求出X10=0；根据X10=0，可求出X9=1；根据X9

13、=1，可求出X1=1；根据X1=1，可求出X2=1；根据X2=1，可求出X5=1；根据X5=1，可求出X6=0；根据X6=0，可求出X7=0；根据X7=0，可求出X8=0。故X1X12的数字依次为111010001011。由字符Y1的ASCII码1001001=49H知道，Y1即是“I”（由“D”的ASCII码是 1000100=44H推得）；由字符Y2的ASCII码0110111=37H知道，Y2即是“7”（由“3”的 ASCII码是0110011=33H推得）。定点数的表示范围与运算为什么补码的表示范围比原码的表示范围要宽（多一个负数）呢？这个问题是与 0的表示形式密切相关的。以字长为4位

14、的二进制整数为例，一共有24种不同的代码，对于原码来说，因为有+0和-0两个不同的编码，所以总共可以表示7个正整数和7个负整数，正、负数范围相对零来说是对称的。而补码的+0和-0表示形式相同，这样就多出来一个代码（1000）。这个代码所对应的是-8，所以补码总共可以表示7个正整数和8个负整数，负数表示范围较正数表示范围宽，能多表示一个最负的数（绝对值最大的负数）。设字长4位（含1位符号位），以纯整数为例：6 / 25字符7 位 ASCII 码HP30X1X200110Y1100100X31X41010110Y201X5X61111D100X710X800X9111X1011VP00111X11

15、1X12课程讲义计算机若字长有 8 位，则：原码定点整数表示范围为：-127127 补码定点整数表示范围为：-128127【例 2.4】-129 的 1 字节、2 字节补码分别是（）。A.81H，0081H C.溢出，FF81H 解答：D。B.7FH，FF81HD.溢出，FF7FH分析： 1 字节补码的表示范围为-128127，所以-129 在 1 字节补码表示为溢出；2 字节补码的表示范围为-3276832767， -129 二进制表示为-10000001，所以 2 字节补码表示为 1111111101111111。IEEE 754 标准大多数计算机的浮点数采用 IEEE 754 标准，其格

16、式如下，IEEE754 标准中有三种形式的浮点数。以短浮点数为例讨论浮点代码与其之间的。最为数；其后是 8位阶码，以 2 为底，阶码的偏置值为 127；其余 23 位是尾数。为了使尾数部分能表示的一位的有效值，IEEE754 采用隐含尾数最高数位 1（即这一位 1 不表示出来），因此尾数实际上是 24 位。应注意的是，隐含的 1 是一位整数（即位20），在浮点格式中表示出来的 23 位尾数是纯小数，并用原码表示。【例 2.5】float 型数据通常用 IEEE 754 单精度浮点数格式表示。若编译器将 float型变量 x 分配在一个 32 位浮点寄存器 FR1 中，且 x=-8.25，则 F

17、R1 的内容是（）。AC104 0000H CC184 0000H解答：A。BC242 0000H DC1C2 0000H分析：首先将十进制数转换为二进制数-1000.01，接着把它写成规格化形式7 / 25类型数符阶码尾数数值总位数偏置值十六进制十进制短浮点数1823327FH127长浮点数11152643FFH1023临时浮点数11564803FFFH16383课程讲义计算机-1.00001×2（3 按 IEEE 754 标准），然后计算阶码的移码（偏置值+阶码）为 130，0，最后短浮点数代码：符号位=1，阶码=10000010，尾数写成十六进制为 C1040000H。浮点数的

18、加减运算步骤（1） 对阶对阶的规则是：小阶向大阶看齐。（2） 尾数加/减运算对阶之后，就可以进行尾数加/减。（3） 尾数结果规格化规格化的尾数 M 应满足：1/2|M|1（4） 舍入（5） 溢出尾数结果规格化可能出现以下 6 种情况，即：000000.111.000.011.101.10.x x x xx x x xx x x x x x第和种情况，已是规格化数。第和种情况需要。尾数每左移一位，阶码相应减 1（EC1EC），直至成为规格化数为止。第和种情况需要右规。尾数每右移一位，阶码相应加 1（EC+1EC）。【例 2.7】浮点数加、减运算一般对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮

19、点数的阶码和尾数均采用补码表示，且位数分别为 5 位和 7 位（均含 2 位符号位）。若有两个数 X=27×29/32，Y=25×5/8，则用浮点加法计算 X+Y 的最终结果是（）。A00111 1100010C01000 0010001B00111 0100010D发生溢出解答：D。分析：浮点数加、减运算一般对阶、尾数运算、规格化、舍入和判溢出等步骤。第一步，对阶：第一个数 X=27×29/32，浮点数格式为 00111 0011101，第二个数 Y=25×5/8，浮点数格式 001010010100。对阶原则是小阶向大阶看齐，MY 右移两位，EY+2

20、，浮点数格式为 001110000101。第二步，尾数相加：MZ=MX+MY=0100010，浮点数格式为 00111 0100010。第三步，结果规格化：尾数需要进行一次右规，才能变成规格化数，MZ 右移一位，EZ+1，浮点数格式为 01000 码符号位不同，所以发生溢出。0010001。第四步，判溢出：由于阶此题很容易误选为 B、C 选项。这是因为 B、C 两个选项本身并没有计算错误， 只是它们不是最终结果，B 选项少了第三和第四步，C 选项少了第四步。第三章 考纲要求器层次结构8 / 25课程讲义计算机（一）（二）器的分类器的层次化结构（三）半导体随机存取器1. SRAM2. DRAM3

21、. 只读（四）主器的工作原理器的工作原理器器与 CPU 的连接（五）双口 RAM 和多模块器（六）高速缓冲器（Cache）1Cache 的基本工作原理2Cache 和主存之间的方式3Cache 中主存块的替换算法4Cache 写策略（七）虚拟器1虚拟器的基本概念2. 页式虚拟3. 段式虚拟4. 段页式虚拟5. TLB（快表） 本章出题情况器器器本章常考点：本章的试题既可以以单项选择题形式出现，也可以以综合应用题形式出现。本章是出题频率最高的一章，考点较多，尤其是系统方面的试题已多次出现在分值很高的综合应用题中，以学生灵活运用基本概念和基本理论解决实9 / 25年份单项选择题/分值综合应用题/分

22、值小计/分值知识点20092题×2分0题4分由器，Cache中率20102题×2分1题×12分16分RAM和ROM的基本概念，存储系统中问题， Cache和主存之间的地址20112题×2分1题×12分16分随机存取方式，主存空间大小，虚拟器20123题×2分1题×11分17分器分类，器层次结构，数据存放方案，Cache替换算法20131题×2分1题×9分11分虚实地址转换，多体交叉方式20142题×2分1题×11分15 分DRAM器，Cache 工作原理，三级系统管理20154题

23、15;2分0 题8 分Cache 和主存之间的地址，页式虚拟器， DRAM 刷新，多体交叉方式课程讲义计算机际问题的能力。与：本章内容较多，既主器，也Cache 和虚拟器，是近年来考分占比相对最高的一章。灵活运用基本原理和基本，对实际问题进行分析、设计是考查的热点也是难点， 试题一般比较灵活，需要考生仔细分析之后才能解答，切不要不认真审题，就着急下手。器的层次化结构为了解决容量、存取速度和价格之间的，通常把各种不同容量、不同存取速度的统。器，按一定的体系结构组织起来，形成一个统一整体的系从 CPU 的角度来看，n 种不同的器（M1Mn）在逻辑上是一个整体。其中：M1 速度最快、容量最小、位价格

24、最高；Mn 速度最慢、容量最大、位价格最低。整个存储系统具有接近于 M1 的速度，相等或接近 Mn 的容量，接近于 Mn 的位价格。在多级存储层次中，最常用的数据在 M1 中，次常用的在 M2 中，最少使用的在 Mn 中。H 定义为 CPU 产生的逻辑地址能在 M1 中N 1到的概率。N 1 + N 2两级H=层次的等效时间 TA 根据主存的启动时间有：假设 Cache和主存是同时启动的，TA=H×TA1+(1H)×TA2假设 Cache 不命中时才启动主存，TA=H×TA1+(1H)×(TA1+TA2)=TA1+(1H)×TA2【例 3.1】

25、Cache 存取周期为 45ns，主存存取周期为 200ns。已知在一段给定的时间内，CPU 共访存 4 500 次，而 Cache 的未同时启动时：为 10%，问当 Cache和主存（1） CPU（2） CacheCache 和主存各多少次？ 中率。（3）CPU 访存的平均时间 TA。分析与解答：（1）CPU 共访存 4 500 次，Cache 未命中 10%，需要主存，主4 050 次。存次数=4 500× 10%= 450 次，则Cache 次数 = 4 500450=（2）H=1-未=1-0.1=0.9=90%。（3）TA= H×TA1+(1H)×TA2=

26、0.9×RAM 和 ROM 的特点45ns + 0.1 × 200ns = 60.5ns器是整个系统的，通常分为随机器（RAM）和只读器（ROM）两大部分。RAM 和 ROM 在主存中是统一编址的，ROM 是系统区或系统程序工作区。RAM 采用随机存取方式，所谓随机存取是指 CPU 可以对，RAM 是用户程序器中的内容随机地存取，CPU 对任何一个单元的写入和读出时间是一样的，即存取时间相同，与其所处的物理位置无关。ROM 可以看作 RAM 的一种特殊形式，其区别在于 ROM 中的内容只能读出而不能写入，所以 ROM 也采用随机存取方式。大方案一个多字节的数据在按字节编址的

27、主存中通常由两种排序方案大端次序和次序。大端次序方案将最高有效字节在最小地址位置，次序方案将最10 / 25课程讲义计算机低有效字节在最小地址位置。下图是 32 位的十六进制数 12345678 在器中的方式示意图。Intel 80x86 采用次序方案，IBM 370、Motorola 680x0 和大多数 RISC 机器则采用大端次序方案。Power PC 既支持大端方案又支持方案。【例 3.2】某计算机器按字节编址，采用方式存放数据。假定编译器规定int 和 short 型长度分别为 32 位和 16 位，并且数据按边界对齐序段如下：struct 。某 C 语言程int char shor

28、ta;b;c;record; record.a = 273;若 record 变量的首地址为 0xC008，则地址 0xC008及 record.c 的地址分别（）。A0x00、0xC00D C0x11、0xC00D 解答：D。B0x00、0xC00E D0x11、0xC00E分析：32 位整数 a 需要占 4 个字节，16 位整数 c 需要占 2 个字节，而字符数据 b 占一个字节。a=273=111H ，采用方式存放数据，地址 0xC008 中的内容为 11H。由于数据按边界对齐，地址 0xC0080xC00B 中存放 a，地址 0xC00C 中存放 b，地址 0xC00D 中空闲，地址

29、0xC00E0xC00F 中存放 c。主存容量的扩展（1）位扩展位扩展是指只在位数方向扩展（加大字长），而的字数和器的字数是一致的。位扩展的连接方式是将各的地址线、片选线和读写线相应地并联起来，而将各（2）字扩展的数据线单独列出。字扩展是指仅在字数方向扩展，而位数不变。字扩展将的地址线、数据线、读写线并联，由片选信号来区分各个（3）字和位同时扩展。当一个容量较大的器时，往往需要在字数方向和位数方向上同时扩展，这将是前两种扩展的组合，实现起来也是很容易的。【例 3.3】 内存按字节编址，地址从 0A4000H 到 0CBFFFH，共有（）字节，若用11 / 25课程讲义计算机容量为 32K*8b

30、it 的器该内存，至少需要（）片。A.80K B.96KC.160K D.192KA.2B.5C.8D.10解答：C、B。分析： CBFFFH+1-A4000H=28000H=160K 160K*8/(32K*8)=5由高速缓冲器、主器、辅助器的三级系统可以分为两个层次，其中高速缓存和主存间称为 Cache主存层次（Cache系统）；主存和辅存间称为主存辅存层次（虚拟系统）。Cache系统全部用硬件来调度，它对系统程序员和应用程序员都是透明的。虚拟系统需要通过操作系统来调度，它对系统程序员是不透明的，但对应用程序员是透明的。高速缓冲技术就是利用程序的局部性原理，把正在使用的部分存放在一个高速的

31、容量较小的 Cache 中，使 CPU 的访存操作大多数程序的执行速度大大提高。Cache 进行，从而使Cache 和主存之间的(1)全相联方式全相联就是让主存中任何一个块均可以装入到 Cache 中任何一个块的概率最低、空间利用率最高，。位置上。全相联方式比较灵活，Cache 的块但是地址变换速度慢，而且成本高，实现起来比较(2)直接直接是指主存中的每一个块只能被放置到 Cache 中唯一的一个指置，若这个位置已有内容，则产生块，原来的块将无条件地被替换出去。直接是最简单的方式，成本低，易实现，地址变换速度快，但不够灵活，Cache 的块概率最高、空间利用率最低。(3)组相联组相联将 Cac

32、he 空间分成大小相同的组，让主存中的一块直接装入Cache 中对应组的任何一块位置上，即组间采取直接，而组内采取全相联。组相联映像实际上是全相联映像和直接映像的折衷方案，当组数等于 1（不再分组），组相联射就变成为直接就变成为全相联；当组数等于 Cache 中块的数目，组相联映。所以其优点和缺点介于全相联和直接映像方式的优缺点之间。12 / 25课程讲义计算机【例 3.4】容量为 64 块的 Cache 采用组相联方式，字块大小为 128 个字，每 4块为一组。若主存 4096 块，且以字编址，那么主存地址和主存标记的位数分别为（）。A16，6 C18，8 解答：D。B17，6 D19，8分

33、析：主存地址由主存标记、组号和块内地址 3 部分组成。因为主存容量 4K×128 =512K 字，故主存地址 19 位。又因为字块大小为 128 个字，故块内地址 7位，Cache 被分成 64÷4=16 组，故组号 4 位，主存标记 1947=8 位。【例 3.5】某计算机的主存地址位数为 32 位，按字节编址。假定数据 Cache 中最多存放 128 个主存块，采用 4相联方式，块大小为 64 Byte，每块设置了 1 位有效位。采用写回策略，为此每块设置了 1 位“脏”位。要求：（1） 分别指出主存地址中标记（Tag）、组号（Index）和块内地址（Offset）三部

34、分的位置和位数。（2） 计算该数据 Cache 的总位数。分析与解答：（1）因为块大小为 64B，所以块内地址字段为 6 位，位于主存地址后部；因为 Cache 中有 128 个主存块，采用 4相联，Cache 分为 32 组（128÷4=32），所以组号字段为 5 位，位于主存地址中部；标记字段为剩余位，3256=21位，位于主存地址前部。（2）数据 Cache 的总位数应应一个标记项，标记项中应 记项的总位数=128×(21+1+1)标记项的总位数和数据块的位数。每个 Cache 块对标记字段、有效位和脏位（仅适用于写）。故标= 128×23 = 2 944

35、位。数据块位数= 128×64×8=65 536 位，所以数据 Cache 的总位数= 2 944 + 65 536 = 68 480 位。第四章 指令系统考纲要求（一）指令格式1指令的基本格式13 / 25课程讲义计算机2. 定长操作码指令格式3. 扩展操作码指令格式（二）指令的寻址方式1有效地址的概念2. 数据寻址和指令寻址3. 常见寻址方式（三）CISC 和 RISC 的基本概念本章出题情况本章常考点：指令和数据的寻址方式是本章经常的内容，可以以单项选择题的形式出现，也可以综合应用题的形式出现。综合应用题一般为通过具体实例对基本概念的理解和掌握的试题，以学生解决实际问

36、题的能力。与：寻址方式是本章中最重要的一节，考生应掌握各种不同寻址方式下的有效地址计算和操作数的获取，特别是对相对寻址方式要格外关注。目前，综合应用题多已章节的限制，很难严格地把一道题归入某一章，如 2013 年的第44 题就涉及到第 2 章、第 4第 5 章的相关知识点， 2014 年的第 44 题就涉及到第 4第 6 章的相关知识点，要求考生全面的复习。所谓寻址，指的是寻找操作数的地址或下一条将要执行的指令地址。每台计算机的指令系统都有自身的一套寻址方式，不同计算机的寻址方式的名称和含义也不同。操作数可以在主存中，也可以在寄存器中，甚至可以在堆栈中。各种不同的寻址方式获取操作数的速度是不相

37、同的，其中速度最快的是立即寻址，最慢的是多级间接寻址。各种数据寻址方式获得数据的速度（由快到慢）立即寻址 寄存器寻址直接寻址寄存器间接寻址页面寻址变址寻址（基址寻址、相对寻址） 一级间接寻址14 / 25年份单项选择题/分值综合应用题/分值小计/分值知识点20092题×2分0题4分指令相对寻址，CISC和RISC的基本概念20100题1题×11分11分指令的寻址方式20112题×2分0题4分常见数据寻址方式，条件转移指令20120题0题0分20131题×2分1题×14分16分常见数据寻址方式，条件转移指令20141题×2分1题

38、5;12分14 分指令格式，条件转移指令20150 题1题×10分10 分指令格式，指令的寻址方式课程讲义计算机多级间接寻址【例 4.1】假设寄存器 R 中的数值为 200，主存地址为 200 和 300 的地址单元中存放的内容分别是 300 和 400，若A直接寻址 200到的操作数是 200，则寻址方式是（ B寄存器间接寻址(R)）。C 解答：D。器间接寻址(200)D寄存器寻址 R分析：直接寻址 200 和寄存器间接寻址(R)获得的操作数是 300， (200)获得的操作数是 400 ，寄存器寻址 R 获得的操作数是 200 。器间接寻址【例 4.2】某字长 16 位，主存按字

39、节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节 PC 自动加 1。若某转移指令所在主存地址为 2000H，相对位移量字段的内容为 06H，则该转移指令A2006H C2008H解答：C。转移后的目标地址是（ B2007HD2009H）。分析：主存按字节编址，取指令时，每取一个字节 PC 自动加 1。由于转移指令由两个字节组成，取出这条转移指令之后的 PC 值等于 2002H，所以转移指令的目标地址 PC = 2000H + 2 + 06H = 2008H。转移后此题容易误选 A 或 B。是没有考虑 PC 值的自动更新，或

40、虽然考虑了 PC 要自动更新，但没有注意到这条转移指令是一条 2 字节的指令，PC 值仅仅+1 而不是+2。解答：C。分析：主存按字节编址，取指令时，每取一个字节 PC 自动加 1。由于转移指令由两个字节组成，取出这条转移指令之后的 PC 值等于 2002H，所以转移指令的目标地址 PC = 2000H + 2 + 06H = 2008H。转移后此题容易误选 A 或 B。是没有考虑 PC 值的自动更新，或虽然考虑了 PC 要自动更新，但没有注意到这条转移指令是一条 2 字节的指令，PC 值仅仅+1 而不是+2。【例 4.3】某计算机字长 16 位，主存地址空间大小为 128KB，按字编址，采用

41、单字长指令格式，指令各字段定义如下：1512 116 50源操作数目的操作数转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义如下：注：(X)表示器地址 X 或寄存器 X 的内容。15 / 25Ms/Md寻址方式助记符含义000B寄存器直接Rn操作数=(Rn)001B寄存器间接(Rn)操作数=(Rn)010B寄存器间接、自增(Rn)+操作数=(Rn)，(Rn)+1RnOPMsRsMdRd课程讲义计算机请回答下列问题：（1）该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？器地址寄存器（MAR）和器数据寄存器（MDR）至少各需多少位？（2） 转移指令的目标地址范围是多少？（

42、3） 若操作码 0010B 表示加法操作（助记符为 add），寄存器 R4 和 R5 的编号分别为 100B 和 101B，R4 的内容为 1234H，R5 的内容为 5678H，地址 1234H 的内容为5678H，地址 5678H 中的内容为 1234H，则汇编语句为“add (R4),(R5)+”（逗号前为源操作数，逗号后为目的操作数）对应的码是什么（用十六进制表示）？该指令执行后，哪些寄存器和单元的内容会改变？改变后的内容是什么？分析与解答：（1）指令操作码字段占 4 位，则该指令系统最多可有 24=16 条指令。地址码字段占 6 位，其中寻址方式占 3 位，寄存器编号占 3 位，故计

43、算机最多可以有 23=8 个通用寄存器。主存容量 128KB，按字编址，计算机字长为 16 位，划分为128KB÷2B=216 个单元，故 MDR 和 MAR 至少各需 16 位。（2）由于寄存器字长为 16 位，所以转移指令的目标地址范围为 0000HFFFFH。（3）汇编语句 add (R4),(R5)+对应的执行后，寄存器 R5 和地址为 5678H 的为：码为 0010001100010101B=2315H，该指令单元的内容会改变，改变后的内容分别(5678H)=(R4)+(R5)=5678H (R5) =5678H+1=5679HH=68ACH第五章考纲要求处理器（一）CP

44、U 的功能和基本结构（二）指令执行过程（三）数据通路的功能和基本结构（四） 1硬布线2微程序器的功能和工作原理器器微程序、微指令和微命令；微指令格式；微命令的编码方式；微地址的形成方式。（五）指令流水线 1指令流水线的基本概念2指令流水线的基本实现3量和动态流水线的基本概念（六）多核处理器的基本概念本章出题情况16 / 25年份单项选择题/分值综合应用题/分值小计/分值知识点20093题×2分1题×13分19分器的功能和工作原理，指令执行过程，指令流水线，数据通路的功能和基本结构20102题×2分0题4分CPU的功能与基本结构， 指令流水线011B相对D(Rn)转

45、移目标地址=(PC)+(Rn)课程讲义计算机本章常考点：本章概念较多，指令执行过程、计算机流水线是本章的常考点，器、CPU 以及数据通路的功能和基本结构等知识点也比较常见。试题可能以单项选择题的形式出现，也可能以综合应用题形式出现。灵活运用基本原理和基本对实际问题进行分析是考查的热点也是难点。，与：本章基本概念不少，但靠死记硬背这些基本概念是很难取得好成绩的。如数据通路的功能和基本结构，微程序器的微指令编码法，指令的流水线等都需要灵活运用基本原理和基本，对实际问题进行分析。这部分内容虽也有部分是纯概念题，但比例并不是很大。指令运行过程一条指令运行过程可以分为 3 个阶段：取指令阶段、分析取数阶

46、段和执行阶段。计算机的基本工作过程就是取指令、取数、执行指令，然后再取下一条指令 如此周而复始，直至遇到停机指令或外来的干预为止。【例 5.1】冯·诺依曼计算机中指令和数据均以二进制形式存放在器中，CPU 区分它们的依据是（）。A指令操作码的译码结果B指令和数据的寻址方式C指令周期的不同阶段D指令和数据所在的解答：C。单元分析：在冯·诺依曼结构计算机中指令和数据均以二进制形式存放在同一个器中，CPU 可以根据指令周期的不同阶段来区分是指令还是数据，通常在取指阶段取出的是指令，其他阶段取出的是数据。区分指令和数据还有一个，即取指令和取数据时地址的来源是不同的，指令地址来源于程

47、序计数器，而数据地址来源于地址形成部件或指令的地址码字段。本题较容易误选为 A，需要搞清楚的是，CPU 只有在确定取出的是指令之后，才会将其操作码部分送去译码，因此是不可能依据译码的结果来区分指令和数据的。【例 5.2】在计算机体系结构中，CPU 内部程序计数器 PC、器数据寄存器MDR、指令寄存器 IR 和器地址寄存器 MAR 等。若 CPU 要执行的指令为：MOV R0,100（即将数值 100 传送到寄存器 R0 中），则 CPU 首先要完操作是（）。A. 100R0 解答：C。B. 100MDRC. PCMARD. PCIR分析：无论运行什么类型的指令，CPU 首先需要取指令，取指令阶

48、段的第一个操作就是将指令地址（程序计数器 PC 中的内容）送往器地址寄存器。17 / 2520112题×2分0题4分指令执行过程，指令流水线20121题×2分1题×12分14分微程序器，指令流水线20131题×2分0题2分指令流水线20141题×2分0 题2 分微程序器20150 题1题×13分13 分器的功能和工作原理，数据通路的功能和基本结构课程讲义计算机取指周期完微操作序列是公共的操作，与具体指令无关，取指公操作如下：（1） 将程序计数器 PC 中的内容送至（2） 向主存发读命令，记作 Read；器地址寄存器 MAR，记作(PC

49、)MAR；（3）从主存中取出的指令送到器数据寄存器 MDR，记作 M(MAR)MDR；（4） 将 MDR 的内容送至指令寄存器 IR 中，记作(MDR)IR；（5） 将 PC 的内容递增，为取下一条指令做好准备，记作(PC)+1PC。 题干中虽然给出了一条具体的指令“MOV R0,100”，实际上 CPU 首先要完操作是取指令，与具体指令是没有的。硬布线硬布线的复杂树形器与微程序器的区别器采用组合逻辑技术实现，其微操作序列形成部件是由门电成。最大优点是速度快，但是微操作信号发生器的结构不规整，使得设计、调试、维修较，难以实现设计自动化。一旦微操作信号发生器之后，要想增加新的功能是不可能的。微程

50、序器采用逻辑来实现，把微操作信号代码化，使每条指令转信号由化成为一段微程序并存入一个专门的器（器）中，微操作微指令产生。具有设计规整、调试、维修以及更改、扩充指令方便的优点，易于实现自动化设计，已成为当前器的主流。但是，由于它增加了一级器，所以指令执行速度比组合逻辑器慢。【例 5.3】相对于微程序器，硬布线器的特点是（）。A指令执行速度慢，指令功能的修改和扩展容易B指令执行速度慢，指令功能的修改和扩展难C指令执行速度快，指令功能的修改和扩展容易D指令执行速度快，指令功能的修改和扩展难解答：D。分析：在同样的半导体工艺条件下，硬布线（组合逻辑）器的速度比微程序控制器的速度快。这是因为硬布线器的速

51、度主要取决于逻辑电路的延迟，而微程序器增加了一级器，执行的每条微指令都要从控存中，速度。由于硬布线数据通路与器一旦设计完成就很难改变，所以指令功能的修改和扩展难。信号数据通路是 CPU 中算术逻辑单元（ALU）、单元（CU）及寄存器之间的连接线路。不同计算机的数据通路可以是完全不同的，只有明确了数据通路，才能确定相应的微操作信号。事实上，要写出指令的微操作信号，首先需要给出相应的 CPU 结构和数据通路图，严格按要求建立起信息在计算机各部件之间的时间和空间，而不是凭空瞎编。器在实现一条指令的功能时，总要把每条指令分解成一系列时间上先后有序的最基本、最简单的微操作，即微操作序列。微操作序列是与 CPU 的内部数据通路密切相关的，不同的数据通路就有不同的微操作序列。一般是在给出 CPU 的结构及数据通路框图之后，再写出对应指令的微操作序列。如果 CPU 内部采用单总线结构，还要考虑总线的问题，相应的微操作信号必须与给出