串并FIR滤波器设计

1、串并FIR滤波器设计并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。12332636464M41M42M43M44M45M46M47M48C41C42C43C44C45C46C47C48C33ADD1ADD8MAC_ptrMUX 8_1D_outAdd_ptr处理上图为基本的原理图。

2、首先假设进入的采样数据宽度为12位。其中M4x存储阵用来存储对应相同系数的数据和，共分八个块，每个存储块有四个存储单元，每个单元的数据宽度为13Bit。对应的，将系数也分成八块，每块同样包含四个系数数据，存储在FPGA的LE中，实际就是在ROM中。这样就形成了八路并行工作的硬件架构，在这种架构中，使用一个指针（MAC_ptr）足以进行数据查询。每路以完全相同、完全同步的乘累加的方式完成本支路的工作，之后以累加的方式完成支路乘累加结果数据的和（也可以用加法树的方式完成最后的和运算，这样速度会更快一些），完成一次卷积运算。最后输出的数据宽度这里定为16位。同时为了通用性和将来使用的便捷，这里假设的

3、其它环节的数据宽度为：系数16位（需要经过系数扩展：2的15次幂，补码处理，使用MATLAB完成的）。其中，第32号数据需要单独处理。全系统的工作流程为：收到外围的数据来信号D_Com后在下一个时钟周期前沿存储采样数据，同时将上次存储的数据按照对应顺序分别进行相加存储到各个M4块中、单独处理第32号数据（上述过程为流水线），之后同时同步进行各个支路的乘累加运算，最后把各支路的运算结果进行累加完成本次卷积处理。本系统采用状态机进行时序控制，需要说明的是状态机起始需要控制各支路累加器进行清零工作，由于设计的巧合，这里在每次卷积运算起始不需要对指针进行清零工作，但是为了将来的通用和使用的便捷在这里仍

4、然进行了这一设计。卷积系数的确定是进行数字滤波器设计的另外一个重要的工作，而专业软件的介入，使这项工作变成一种近乎体力的简单劳动，这里使用的是MATLAB ，采样频率为150K Hz，得出的系数如下：const int16_T B65 = -89, -562, -1174, -1486, -1034, -38, 674, 493, -235, -572, -118, 481, 389, -275, -565, -22, 608, 374, -473, -704, 140, 919, 382, -899, -1032, 520, 1716, 393, -2319, -2346, 2732, 10

5、033, 13505, 10033, 2732, -2346, -2319, 393, 1716, 520, -1032, -899, 382, 919, 140, -704, -473, 374, 608, -22, -565, -275, 389, 481, -118, -572, -235, 493, 674, -38, -1034, -1486, -1174, -562, -89;使用专业软件的另外一个好处是，可以直接导出对应的HDL行为级代码模块，虽然一般情况下代码架构让设计者难以容忍，甚至代码是不可综合的，但是在功能仿真中却有很大的用处。设计者使用相同的激励，先从计算机得到的HDL行为级代码模块中得到激励的结果，然后使用相同的激励去驱动设计者编写的HDL代码模块，将两者激励结果进行比较，可以得出综合前的设计功能是否正确，为后继工作奠定了坚实的基础。当然，在这里，使用单位脉冲冲击响应的方式来检验模块输出结果是否与系数相同也可以方便的判断设计正确与否。可综合代码Filter_ws