微机原理第二章体系结构

1、1,第二章：微处理器与系统结构,微处理器分类及性能指标 8086/8088微处理器结构 8086/8088的总线操作及时序 8086/8088的存储器与IO组织结构 80X86微处理器结构,2,80X86微处理器芯片的性能指标,字长 指令数 运算速度 访问内存储器空间 虚拟存储空间 多处理器系统 指令作业方式 芯片制造工艺,3,字长,决定了 CPU 表示数据的精度 提高了CPU 的相对运行速度 典型 CPU 字长,CPU 并行处理数据的位数， 与数据总线宽度有关。,8088 8bit 8086 16bit 80386 32bit Pentium 32bit，64bit,4,指令数,基本指令13

2、3条 扩展指令数千条,确定了CPU 能执行的功能。,功能不同指令助记符形式不同,不同寻址方式和不同寄存器的组合,5,运算速度,计算机完成操作的时间指标。,用指令执行时间测量（单位s ） 用每秒执行指令数测量（单位MIPS）。 提高速度的方法,提高 CPU 主频 减少指令执行所需时钟周期数 增加数据线条数 取指令和执行指令时间重叠 双 CPU,6,访存空间,Z80CPU AB = 16 访存空间 = 216 = 64K 8086CPU AB = 20 访存空间 = 220 = 1M 80286CPU AB = 24 访存空间 = 224 = 16M 80386CPU AB = 32 访存空间 =

3、 232 = 4G,CPU 能访问的内存储器单元容量， 与地址总线宽度有关。,7,虚拟存储空间,用硬件和软件的综合技术来 扩大用户可用存储空间。,主存储器是基础 高速缓存很重要 外存储器是根本,8,多处理器系统,微处理器 协处理器。,徽处理器完成系统的主要功能 协处理器完成系统的特殊功能,微处理器芯片 8086 浮点协处理协处理器芯片 8087 控制总线协处理协处理器芯片 8288,9,指令作业方式,取指令与执行指令的时间分配。,取指令与执行指令分时进行 取指令与执行指令同时进行,传统 8 位 CPU 工作方式,80X86 CPU 工作方式,10,芯片制造工艺,工艺的改进带来更高的芯片集成度。

4、,集成度从早期的每片数千个晶体管数量级 到近期的每片数百万个晶体管数量级。 线条宽度从微米级到纳米级 主频从数兆赫兹到数千兆赫兹。,11,8086/8088CPU 功能结构图,EU 控 制 器,标志寄存器,8位队列总线,总 线 控 制 逻 辑,内部总线16位,20位地址总线,16位数据总线,执行部件EU,总线接口部件BIU,12,8086 CPU 内部结构,8086CPU从功能上可分为下面两个部分 执行部件 EU（Exceution Unit） 接口部件 BIU（Bus Interface Unit）,8086 CPU 的核心,8086 CPU 的特点,13,执行部件 EU,16 位运算器 A

5、LU,8 位控制单元,16 位寄存器组,算术及逻辑运算 （同 8 位机） 16 位偏移地址运算 （8086 特点）,从BIU的指令队列中取指令 注: 未经总线读取指令 对指令进行译码并产生不同的控制信号,16 位通用寄存器 AX, BX, CX, DX, BP, SP, SI, DI 16 位状态标志寄存器 Flag,14,接口部件 BIU,指令队列缓冲器 16 位指令指针寄存器 IP 16 位段寄存器 CS、DS、ES、SS 20 位地址产生器 总线控制器,15,指令队列缓冲器 8088为4字节、8086为6字节。为先进先出结构 指令队列中只要有一条指令，EU就开始执行 指令队列只要未满，B

6、IU自动执行取指操作，直到填满为止 若EU要对存储器单元、IO端口存取数据，BIU在执行完现行取指操作周期后进行。 当执行转移指令时，EU要求BIU从新的地址中重新取指。队列中原有指令被清除。新取得的第一条指令直接送EU执行，随后取得的指令填入队列,接口部件 BIU,16,指令队列缓冲器的特点 经总线从代码段取指令，送 EU 译码,接口部件 BIU,取指 总线忙 执指 总线闲,取指、执指 重叠 取指、执指 总线忙,Z80CPU 的取指、执指（没有指令队列） 8086CPU 的取指、执指（有指令队列）,17,指令队列缓冲器的优点,在一条指令的执行过程中可以取出下一条（或多条）指令 指令在指令队列

7、中排队 在一条指令执行完成后，就可以立即执行下一条指令 减少CPU为取指令而等待的时间 提高CPU的利用率和整个运行速度,接口部件 BIU,18,16 位指令指针寄存器 IP,接口部件 BIU,8 位机中的程序计数器 PC 16 位机中的指令指针寄存器 IP,地址总线 AB = 16 bit 程序计数器 PC = 16 bit,地址总线 AB = 20 bit 指令指针寄存器 IP = 16 bit,注：PC 指向存储器单元的 实际地址,注： IP 指向存储器单元的 偏移地址,19,16 位段寄存器 CS、DS、ES、SS,接口部件 BIU,8086CPU的AB = 20bit，REG = 1

8、6bit， 怎样用 16 位寄存器表示 20 位存储器实际地址。,将8086CPU能访问的 1M 存储器空间分为多段， 每段长为 64K个存储单元（段内偏移地址为16位）。,将段首存储器单元地址值的高 16 位值放入 段寄存器，称段首地址或段地址。,CS、DS、ES、SS 为存放段地址的寄存器， 不同段的段地址放入所对应的段寄存器。,20,地址产生器,接口部件 BIU,输入 输出 公式,段寄存器中的 16 位段首地址（逻辑地址） 内总线中来的 16 位段内偏移地址（逻辑地址）,20 位 实际地址（物理地址）,实际地址 = 段首地址 * 16 + 段内偏移地址 实际地址 = 段首地址 4 + 段

9、内偏移地址,21,实际地址生成过程,CS左移4位,22,例: 段地址为2F86H，偏移地址为2A3BH问: 该存储器单元的实际地址 PA 为多少,PA = 段地址 4 + 偏移地址 = 2F86H 4 + 2A36H = 2F860H + 2A36H = 32296H,注：存储单元的物理地址值惟一， 而逻辑地址可变。,23,总线控制器,数据线/地址线复用技术 数据线、地址线的分离过程,接口部件 BIU,CPU 芯片的数据线和地址线为同线引出,地址、数据信息的分时操作（时间） 地址锁存与数据缓冲（空间） 控制线的作用（同步控制）,24,8088/8086CPU 的寄存器结构,数据寄存器,地址指针

10、及变址寄存器,控制寄存器组,段寄存器组,AX AH AL 累加器 BX BH BL 基址寄存器 CX CH CL 计数寄存器 DX DH DL 数据寄存器,通用寄存器组,SP 堆栈指针 BP 基址指针 SI 源变址指针 DI 目的变址指针,IP 指令指针 FLAG 标志寄存器,CS 代码段寄存器 DS 数据段寄存器 SS 堆栈段寄存器 ES 附加段寄存器,15 8 7 0,25,8086CPU 的寄存器结构,寄存器使用特点,在指令助记符中 在程序设计中,寄存器用名定义,寄存器用名访问,注：存储器、I/O 使用特点为用地址访问。,26,8086CPU 的寄存器结构,寄存器分类特点,通用数据寄存器

11、 通用地址寄存器 段寄存器 指令指针寄存器 标志寄存器,注：均为 16 位寄存器，共 14 个, AX、BX、CX、DX, SP、BP、SI、DI, CS、DS、ES、SS, IP, F,27,8086CPU 的寄存器结构,通用数据寄存器,16 位通用数据寄存器（4个） 8 位通用数据寄存器（8个）,AX BX CX DX,AH BH CH DH AL BL CL DL,注：为了满足兼容性，可 8 位、16 位使用,28,8086CPU 的寄存器结构,通用数据寄存器常用功能,AX 累加器 BX 基数寄存器 CX 计数器 DX 数据寄存器,29,8086CPU 的寄存器结构,通用地址寄存器 SP

12、、BP、SI、DI,仅有 16 位使用，称地址指针寄存器 用于存放存储器段内偏移地址 常用功能,BP 堆栈基址指针 SP 堆栈栈顶指针 SI 源变址指针 DI 目的变址指针,30,8086CPU 的寄存器结构,通用寄存器使用特点,一般情况下，通用寄存器可以用于任何指令的任 意操作，并且可以相互替换。,16 位的通用数据寄存器可分解为 2 个 8 位的使用， 它是同一个物理介质。如果它已存储了一个 16 位的 数据，就不能同时存储另外的 2 个 8 位数据。,通用地址寄存器不能分解为 8 位使用。,有些操作规定只能使用某个特定的寄存器， 即寄存器的特殊用法。,31,AX,BX,CX,DX,808

13、6CPU 的通用寄存器总结,目的变址指针（Destination Index）,DI,源变址指针（Source Index）,SI,基址指针（Base Pointer）,BP,堆栈指针（Stack Pointer）,SP,数据寄存器（Data）,计数寄存器（Count）,基址寄存器（Base）,累加器（Accumulator）,32,8086CPU 的寄存器结构,段寄存器 CS、DS、ES、SS,仅有 16 位使用 用于存放存储器段首地址 指令中 CS 不能赋值 常用功能,CS 存放代码段段首地址 SS 存放堆栈段段首地址 DS 存放数据段段首地址 ES 存放附加段段首地址,33,8086CP

14、U 的寄存器结构,指令指针寄存器 IP,仅有 16 位使用,用于存放代码段内的偏移地址,与 CS 寄存器构成指令的 20 位实际地址,指令中 IP 不能赋值,34,8086CPU 的寄存器结构,标志寄存器 F,16 位寄存器中仅定义了 9 位 可位操作控制位值 6 个状态位 CF、OF、ZF、SF、AF、PF 3 个控制位 TF、DF、IF,35,标志寄存器 F,状态标志,执行某些指令后，结果的状态（非结果本身） 标志存入 F，根据状态控制后续指令的执行。,CF 无符号数运算进位/借位标志（Carry Flag） OF 有符号数运算溢出标志（Overflow Flag） AF 辅助进位/借位标

15、志（Auxiliary Carry Flag） ZF 运算结果为0时的标志（Zero Flag） SF 运算结果为负数时的标志（Sign Flag） PF 运算结果数据中奇偶检测标志（Parity Flag）,36,标志寄存器 F,控制标志,由指令直接赋值，控制标志决定后续指令的执行情况。,TF 跟踪（陷阱）标志位（Trap Flag） DF 方向控制标志位（Direction Flag） IF 中断允许/禁止标志位（Interupt Flag）,使 CPU 处于单步执行指令方式，便于程序调试,用于串操作指令，控制串地址指针自动增减的方向,外部可屏蔽中断是否响应的控制标志,37,标志寄存器 F

16、,Debug 调试程序中状态标志的符号表示,38,8086CPU 的寄存器结构,段寄存器与通用寄存器的组合使用特点,CS:IP 构成代码段指令存放地址 SS:SP 构成堆栈段栈顶地址 SS:BP 构成堆栈段基数地址 DS:SI 构成源数据串地址 ES:DI 构成目的数据串地址 DS:BX 构成数据段基数地址,39,8086CPU 的引脚特性,引脚图 DIP40封装,40,8088CPU 的引脚特性,引脚图 DIP40封装,41,8086CPU与8088CPU的引脚比较,42,8086CPU 的引脚特性,逻辑图,43,8086CPU 的引脚特性,数据/地址、状态/地址复用线的特点,减少了 808

17、6CPU的引脚线 需解决 数据/地址线的分离,功能各异：不同控制线具有不同的作用 方向确定：仅为单向输入或输出 电平触发：不同控制线有不同的电平触发方式,VCC +5V GND 地,控制线的特点,电源线,44,8086/8088CPU 的地址、数据线、状态线,8086CPU的地址/数据复用线 8088CPU的地址/数据复用线 8086CPU的地址/状态复用线 8088CPU的地址/状态复用线,AD0 AD15,AD0 AD7,A16/S3 A19/S6,A16/S3 A19/S6,45,状态线的作用,S3、S4 指示段寄存器的工作状态 S5 指示中断允许标志 IF 的状态 S6 指示 CPU

18、正常工作时的状态,46,8086CPU 的控制线,/BHE 存储器 R/W 传数方式选择 /RD 存储器读数据有效控制线 /WR 存储器写数据有效控制线,输出、低有效，存储体奇库选择控制 与地址线 A0 构成 8 位，16 位数据传送选择,输出、低有效，存储器单元数据读控制,输出、低有效，存储器单元数据写控制,注：/RD、/WR不能同时为低,47,8086CPU 的控制线,READY CPU、MEM 间R/W等待控制线 RESET 8086CPU复位有效控制线 ALE 地址/数据复用线分离控制线,输入，高时不插入等待时序；低时需插入等待时序,输入，高时系统复位；低时系统工作,输出，高时锁存地址

19、信息；低时保持地址信息 ALE 用于控制锁存器的触发端,注：READY、RESET、ALE 的时序后面讲,48,8086CPU 的控制线,M/IO 存储器、I/O 操作选择 MN/MX 8086CPU工作模式选择,输出，高时存储器工作有效； 低时 I/O 有效工作,输入，低时 CPU 最小工作模式； 高时 CPU 最大工作模式,49,8086CPU 的控制线,/DEN 数据传送有效控制线 DT/R 数据传送方向控制线,输出，低时数据传送有效；高时数据传送无效,输出，高时数据输出有效；低时数据输入有效,注： /DEN用于控制缓冲器的片选端,注： DT/R用于控制缓冲器的方向端,50,8086CP

20、U 的控制线,NMI 非屏蔽中断请求控制 INTR 可屏蔽中断请求控制 /INTA 可屏蔽中断响应控制,输入，上升沿触发有效,输入，高电平触发有效,输出，低时有中断响应；高时无中断响应,注：NMI、INTR中断的功能第七章讲解,51,8086CPU 的控制线,HDLD DMA 请求控制线 HLDA DMA 响应控制线,输入，高时 DMAC 向 CPU 发出 DMA 请求,输出，高时 CPU 向 DMAC 发出 DMA 响应,注：DMA 的概念在第六章介绍,52,8086CPU 的控制线,控制线总结,三要素,使用,控制功能、信号方向、控制电平,某些控制信号由硬件电路产生 例如：RESET、REA

21、DY等,某些控制信号由指令功能确定 例如：/RD、/WR等,53,8086CPU复位后寄存器的初值,54,8086CPU 与 8088CPU 的比较,指令队列的比较 数据线比较 地址线比较,8088的指令队列为 4 字节移位寄存器 8086的指令队列为 6 字节移位寄存器,8088外部数据线为8条，应称8088CPU为8位机 8086外部数据线为16条，故称8086CPU为16位机,8088和8086的地址线均为20条,55,8086CPU 与 8088CPU 的比较,控制线比较,MEM、I/O 选择 8088CPU /M/IO 8086CPU M/IO 8位、16位数据传送 8088仅有8条

22、数据线，不能传送 16 位数据 8086有16条数据线，可传 8 位或 16 位数据,56,8086 CPU 的最小/最大工作模式,条件 特点 应用,最小工作模式： 控制线 MN/MX = H 最大工作模式： 控制线 MN/MX = L,最小工作模式： 控制线由CPU自身产生 最大工作模式： 控制线由芯片8288产生,最小工作模式： 硬件简单，用于专用机 最大工作模式： 硬件复杂，用于系统机,注：要求掌握最小工作模式、了解最大工作模式,57,最小工作模式下的硬件电路,数据/地址复用线的地址分离 数据/地址复用线的数据传送,分离时间 T1 分离控制线 ALE = H 分离器件 锁存器,传送时间

23、T2、T3、T4 传送控制线 /DEN = L、DT/R = X 传送器件 缓冲器,58,最小工作模式下的硬件电路,缓冲器 基本电路 三态门,IN,OUT,G,逻辑图,真值表,59,最小工作模式下的硬件电路,8286 8 位双向缓冲器,注：/OE为片选控制；T为数据传送方向控制,60,最小工作模式下的硬件电路,双向缓冲器,读,写,高阻,高阻,逻辑图,真值表,注：/DEN 读写有效控制； DT/R 读写方向控制,61,最小工作模式下的硬件电路,常用缓冲器芯片,专用 8 位缓冲器芯片 Intel 8286 输入/输出同相型 Intel 8287 输入/输出反相型,通用 8 位缓冲器芯片 74LS2

24、44 单向缓冲器 74LS245 双向缓冲器,注： /OE 片选有效控制； T 数据方向控制,62,最小工作模式下的硬件电路,锁存器 基本电路 D 触发器,D,Q,AB/DB,AB,G,ALE,逻辑图,真值表,波形图,D,Q,G,63,最小工作模式下的硬件电路,8282 8 位锁存器,注：/OE为片选控制；STB为数据锁存控制,64,最小工作模式下的硬件电路,常用锁存器芯片,专用 8 位锁存器芯片 Intel 8282 输入/输出同相型 Intel 8283 输入/输出反相型,注：/OE 片选有效控制； STB 数据锁存控制,通用 8 位锁存器芯片 74LS373 电平触发型 74LS377

25、边沿触发型,65,最小工作模式下的硬件电路,芯片逻辑图,8282(锁存器),8286(缓冲器),66,8282、8286的应用,8286,8286,67,最小工作模式下硬件逻辑图,5V,读写控制,读写控制,读写控制,68,最大工作模式下硬件逻辑图,错了！一片即可,69,总线控制器 8288,产生8086系统所需的控制信号,CPU 输出信号/S0、/S1、/S2 给 8282,8282 输出控制信号,70,8086 CPU 的时钟周期的产生,8284A 专用时钟信号发生器芯片,输入,输出,晶振 外部复位信号 /RES = L 外部等待信号 RDY = H,时钟周期输出 CLK = X 复位信号输

26、出 RESET = H 等待信号输出 READY = H,71,8086 CPU 的总线周期,总线周期的定义,总线周期的组成,CPU 访问（读或写）一次存储器或 I/O 接口 所需要时间，称为一个总线周期。,由多个时钟周期组成。,注：不同 CPU 的总线周期不同,72,8086 CPU 的总线周期,基本总线周期 扩展总线周期,由四个时钟周期构成 分别称为 T1、T2、T3、T4,等待周期 Tw 插入 T3、T4 之间，数量不限 由控制线 READY = L 控制 空闲周期 Ti 插入 T4 之后，数量不限 由控制线 /TEST = H 控制,73,8086 CPU 的总线周期,读周期,T1 数

27、据/地址复用线发地址信息,T2 缓冲,T3、T4 数据/地址复用线为数据读有效,在控制线 ALE 控制下，地址信息被锁存器锁存 并经 AB 传送给存储器，且在读周期均有效。,存储器单元数据经 DB 送双向缓冲器，在控制 线 /RD、/DEN、DT/R 控制下完成读操作。,注：由于地址、数据信息流向不一致，需缓冲,74,8086 CPU 的总线周期,写周期,T1 数据/地址复用线发地址信息,T2 T4 数据/地址复用线为数据写有效,在控制线 ALE 控制下，地址信息被锁存器锁存 并经 AB 传送给存储器，且在读周期均有效。,在控制线 /WR、/DEN、DT/R 控制下完成写操作 数据通过双向缓冲

28、器经 DB 送存储器单元。,注：由于地址、数据信息流向一致，不需缓冲,75,最小工作模式下的时序,复位时序,当RESET = H 持续 4 个时钟周期， 8086复位,复位后 CS : IP = FFFFH : 0000H,8086 从实际地址 FFFF0H 处执行 JMP 指令， 进入系统 BIOS 入口,76,最小工作模式下的时序,读时序图,77,最小工作模式下的时序,读时序解（时序图见54页图2-12）,分离地址线,允许数据线,读数据,T1时， ALE = H，锁存器有效，地址锁存 T2、T3、T4时，ALE = L，锁存器无效，地址保持,T1时，/DEN = H，缓冲器片选无效 T2、

29、T3、T4时，/DEN = L，缓冲器片选有效,T1、T2、T3、T4时，DT/R = L、/RD = L、/WR = H 若 M/IO = H，CPU经DB从存储器单元中读数据 若 M/IO = L，CPU经DB从I/O端口中读数据,78,最小工作模式下的时序,写时序图,79,最小工作模式下的时序,写时序解（时序图见56页图2-13）,分离地址线,允许数据线,写数据,T1时， ALE = H，锁存器有效，地址锁存 T2、T3、T4时，ALE = L，锁存器无效，地址保持,T1时，/DEN = H，缓冲器片选无效 T2、T3、T4时，/DEN = L，缓冲器片选有效,T1、T2、T3、T4时，

30、DT/R = H、/RD = H、/WR = L 若 M/IO = H，CPU经DB向存储器单元中写数据 若 M/IO = L，CPU经DB向I/O端口中写数据,80,8086 CPU 对存储器的组织,存储器的单元结构 存储器的存数方式,每一个存储单元仅存放 8 位二进制数,按字节存储 按字存储,从低地址单元到高地址单元顺序存放。,相邻地址单元中，低地址单元存放低字节； 高地址单元存放高字节。,81,8086 CPU 对存储器的组织,存储器的地图表示,低地址,高地址,若按字节存储，值为 3EH、24H、45H、7FH 若按字存储，值为 243EH、7F45H 若按双字存储，值为 7F45243

31、EH,注：低字节在在低地址；高字节在在高地址,82,8086 CPU 对存储器的组织,存储器的规则存放与非规则存放,规则存放（规则字） 非规则存放（非规则字）,从偶数地址单元开始存放字或者双字， 即地址线 A0 = 0 时。,从奇数地址单元开始存放字或者双字， 即地址线 A0 = 1时。,注：字节数据存放无规则、非规则之分,83,8086 CPU 对存储器的组织,存储器的奇库、偶库,存储器地址空间分配,存储体与总线的连接,84,8086 CPU 对存储器的组织,控制线 /BHE、地址线A0对数据传送的作用,85,8位、16位数据读取分折,86,8086 CPU 对存储器的组织,存储器的分段,分

32、段方式 段内容量 段基地址 偏移地址,解决 20 位实际地址与16 位寄存器之间的矛盾, 连续分、分离分、重叠分, 64KB, 段首地址, 段内偏移地址（有效地址）,87,8086 CPU 对存储器的组织,分段结构的优点,20 位寻址操作变为 16 位寻址操作,缩短了指令长度，提高了执行速度,多在段内操作，少在段间操作,注：程序设计中变复杂寻址为简单寻址,88,8086 CPU 对存储器的组织,物理地址,逻辑地址,即实际地址，用 20 位二进制数表示的地址码， 唯一寻址 1MB 空间存储单元。,段首地址和段内偏移地址 ，用两个16位二进制数 表示的地址码。,物理地址与逻辑地址,每个存储单元只有

33、唯一编码的物理地址， 但可以用多个逻辑地址来表示。,89,存储器单元地址表示方法,8086 CPU 对存储器的组织,20 位物理地址表示法（惟一表示） 32 位逻辑地址表示法（不惟一表示）,32296H,3229H : 0006H 3220H : 0096H 3200H : 0296H 3000H : 2296H,90,存储器的表格表示,向下生成表示法,向上生成表示法,00H,00H,01H,01H,07H,07H,91,8086 CPU 的堆栈结构,堆栈 堆栈的作用 堆栈使用原则 堆栈操作指令,部分特殊的存储区，遵循特殊的数据操作,将需要放入堆栈的数据入栈，将需要调出堆栈的数据出栈 调用过程及中断服务程序时保护现场 相应数据入栈 返回过程及中断服务程序时恢复现场 相应数据出栈,先进后出原则（LIFO）,注：指令队列为先进先出原则（FIFO）,PUSH、POP；CALL、RET；INT、IRET,92,8086 CPU 的堆栈结构,堆栈段、堆栈栈底、堆栈栈顶,堆栈段 堆栈栈底 堆栈栈顶,堆栈