8.10 二进制频移键控.ppt

1、8.10 二进制频移键控（FSK） 调制器与解调器设计,数字信号对载波频率调制称为频移键控即 FSK（FrequencyShift Keying）。 频移键控（FSK）是用不同频率的载波来传送数字信号，用数字基带信号控制载波信号的频率。 二进制频移键控是用两个不同频率的载波来代表数字信号的两种电平。 接收端收到不同的载波信号再进行逆变换成为数字信号，完成信息传输过程。,FSK信号的产生有两种方法,1.直接调频法 2.频率键控法。,1.直接调频法,直接调频法是用数字基带信号直接控制载频振荡器的振荡频率。 直接调频法实现电路有许多，一般采用的控制方法是：当基带信号为正时（相当于“1”码），改变振荡

2、器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率提高（设为f1）；当基带信号为负时（相当于“0”码），改变振荡器谐振回路的参数（电容或者电感数值），使振荡器的振荡频率降低（设为f2）；从而实现了调频，这种方法产生的调频信号是相位连续的。 虽然实现方法简单，但频率稳定度不高，同时频率转换速度不能做得太快。,2.频率键控法,频率键控法也称频率选择法，下图是它实现的原理框图。它有两个独立的振荡器，数字基带信号控制转换开关，选择不同频率的高频振荡信号实现FSK调制。,键控法产生的 FS K信号频率稳定度可以做得很高并且没有过渡频率，它的转换速度快，波形好。 频率键控法在转换开关发生转换的瞬间，

3、两个高频振荡的输出电压通常不可能相等，于是uFSK（t）信号在基带信息变换时电压会发生跳变，这种现象也称为相位不连续，这是频率键控特有的情况。,下图是利用两个独立分频器，以频率键控法来实现 FS K调制的原理电路图。 在下图中，与非门3和4起到了转换开关的作用。当数字基带信号为“1”时，与非门4打开， 输出，当数字基带信号为“0”时，与非门3打开， 输出，从而实现了FSK调制。,键控法也常常利用数字基带信号去控制可变分频器的分频比来改变输出载波频率，从而实现 FSK调制。下图是一个1113可控分频器原理图。,当数字基带信号为“1”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第二级双稳态电路

4、上，此时分频比为13； 当基带信号为“0”时，第四级双稳态电路输出的反馈脉冲被加到第一级和第三级双稳态电路上，分频比变为 11。 由于分频比改变，使输出信号频率变化，从而实现 FSK调制。采用可变分频器产生的FSK信号相位通常是连续的，因此在基带信息变化时，FSK信号会出现过渡频率。为减小过渡时间，可变分频器应工作于较高的频率，而在可变分频器后再插入固定分频器，使输出频率满足FSK信号要求的频率。,FSK信号的解调,数字频率键控（FSK）信号常用的解调方法有很多种如： 1.同步（相干）解调法 2.过零检测法 3.差分检波法,1.同步解调法,在同步解调器中，有上、下两个支路，输入的 FSK信号经

5、过 和 两个带通滤波器后变成了上、下两路ASK信号，之后其解调原理与ASK类似，但判决需对上、下两支路比较来进行。 假设上支路低通滤波器输出为 ，下支路低通滤波器输出为 ，则判决准则是：,接下页,当输入的FSK信号振荡频率为 f1 时，上支路经带通后有正弦信号 存在，与ASK系统接收到“1”码时的情况相似， 经过低通滤波器， x1A 。 而下支路带通滤波器输出为0，与ASK系统接收到“0”码时情况相似，故 x20，显然x1x2 A00，按判决准则判输入为；反之，当输入为f1时，x10，x2A，x1x20A0，按判决准则应判输入为f2。 因此可以判决出FSK信号。,2.包络解调法,F S K信号

6、包络解调相当于两路ASK信号包络解调。用两个窄带的分路滤波器分别滤出频率为f 1及f 2的高频脉冲，经包络检波后分别取出它们的包络。把两路输出同时送到抽样判决器进行比较，从而判决输出基带数字信号。 设频率f1代表数字信号1；f2代表0，则抽样判决器的判决准则： 式中x1和x2分别为抽样时刻两个包络检波器的输出值。这里的抽样判决器，要比较x1、x2大小，或者说把差值x1x2与零电平比较。因此，有时称这种比较判决器的判决门限为零电平。,接下页,当FSK信号为f1时，上支路相当于ASK系统接收“1”码的情况，其输出x1为正弦波加窄带高斯噪声的包络，它服从莱斯分布。而下支路相当于ASK系统接收“0”码

7、的情况，输出x2为窄带高斯噪声的包络，它服从瑞利分布。如果FSK信号为f2，上、下支路的情况正好相反，此时上支路输出的瞬时值服从瑞利分布，下支路输出的瞬时值服从莱斯分布。 由以上分析可知，无论输出的FSK信号是f1或f2 ，两路输出总是一路为莱斯分布，另一路为瑞利分布，根据判决准则可以判决出FSK信号。,3.过零检测法,过零检测法方框图在下页，它是利用信号波形在单位时间内与零电平轴交叉的次数来测定信号频率。输入的uFSK信号经限幅放大后成为矩形脉冲波，再经微分电路得到双向尖脉冲，然后整流得单向尖脉冲，每个尖脉冲表示信号的一个过零点，尖脉冲的重复频率就是信号频率的二倍。 将尖脉冲去触发一单稳电路

8、，产生一定宽度的矩形脉冲序列，该序列的平均分量与脉冲重复频率成正比，即与输入信号频率成正比。 所以经过低通滤波器输出的平均分量的变化反映了输入信号频率的变化，这样就把码元“ 1”与“ 0”在幅度上区分开来，恢复出数字基带信号。,接下页,过零检测法方框图,FSK调制VHDL程序及仿真,FSK调制方框图,注：图中没有包含模拟电路部分，调制信号为数字信号。,FSK调制VHDL程序的电路符号,FSK调制VHDL程序,-文件名：FSK -功能：基于VHDL硬件描述语言，对基带信号进行FSK调制 -最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arit

9、h.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FSK is port(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -调制信号 end FSK; architecture behav of FSK is signal q1:integer range 0 to 11; -载波信号f1的分频计数器 signal q2:integer range 0

10、 to 3; -载波信号f2的分频计数器 signal f1,f2:std_logic; -载波信号f1，f2,接下页,begin process(clk) -此进程通过对系统时钟clk的分频，得到载波f1 begin if clkevent and clk=1 then if start=0 then q1=0; elsif q1=5 then f1=1;q1=q1+1; -改变q1后面的数字可以改变，载波f1的占空比 elsif q1=11 then f1=0;q1=0; -改变q1后面的数字可以改变，载波f1的频率 else f1=0;q1=q1+1; end if; end if; e

11、nd process;,接下页,process(clk) -此进程通过对系统时钟clk的分频，得到载波f2 begin if clkevent and clk=1 then if start=0 then q2=0; elsif q2=1 then f2=0;q2=0; -改变q2后面的数字可以改变，载波f2的频率 elsif q2=0 then f2=1;q2=q2+1; -改变q2后面的数字可以改变，载波f2的占空比 else f2=0;q2=q2+1; end if; end if; end process;,接下页,process(clk,x) -此进程完成对基带信号的FSK调制 be

12、gin if clkevent and clk=1 then if x=0 then y=f1; -当输入的基带信号x=0时，输出的调制信号y为f1 else y=f2; -当输入的基带信号x=1时，输出的调制信号y为f2 end if; end if; end process; end behav;,FSK调制VHDL程序仿真全图,接下页,FSK调制VHDL程序仿真局部放大图,注：a. 载波f1、f2分别是通过对clk的12分频和2分频得到的。 b.基带码长为载波f1的2个周期，为载波f2的6个周期。 c.输出的调制信号y在时间上滞后于载波信号一个clk，滞后 于系统时钟2个clk。,FSK

13、解调VHDL程序及仿真,FSK解调方框图,注 :没有包含模拟电路部分，调制信号为数字信号形式。,FSK解调VHDL程序的电路符号,FSK解调VHDL程序,-文件名：FSK2 -功能：基于VHDL硬件描述语言，对FSK调制信号进行解调 -最后修改日期：2004.3.16 library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity FSK2 is port(clk :in std_logic; -系统时钟 start :in std_

14、logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号 end FSK2; architecture behav of FSK2 is signal q:integer range 0 to 11; -分频计数器 signal xx:std_logic; -寄存器 signal m:integer range 0 to 5; -计数器,接下页,begin process(clk) -对系统时钟进行q分频 begin if clkevent and clk=1 then xx=x; -在clk信上升沿时，x信号对中间信号xx赋值 if start=0 then q=0; -if语句完成Q的循环计数 elsif q=11 then q=0; else q=q+1; end if; end if; end process;,接下页,process(xx,q) -此进程完成FSK解调 begin if q=11 then m=0; -m计数器清零 elsif q=10 then if m=3 then y=0; -if语句通过对m大小，来判决y输出的电平 else y=1; end if; elsif xxev