基于FPGA的高速数据采集卡的设计毕业设计

本科毕业设计说明书基于 FPGA 的高速数据采集卡的设计 DESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGA学院（部）： 电气与信息工程学院 专业班级： 学生姓名： 指导教师： 年 月 日基于 FPGA 的高速数据采集卡的设计摘 要论文还从宏观和微观两个方面来分析数据采集卡的各个组成部分。从宏观上分析了采集系统中各个芯片间的数据流向、速度匹配和具体通信方式的选择等问题。使用乒乓机制降低了数据处理的速度，来降低 FPGA 中的预处理难度，使 FPGA 处理时序余量更加充裕。在 ARM 与 FPGA 通信方式上使用 DMA 传输，大大提高了数据传输的速率，并解放了后端的 ARM 处理器。设计从宏观上优化数据传输的效率，充分发挥器件的性能，并提出了一些改进系统性能的方案。从微观实现上，数据是从前端数据调理电路进入 AD 转换器，再由 FPGA 采集 AD 转换器输出的数据，后经过数据的触发、成帧等预处理，预处理后的数据再传输给后端的 ARM 处理器，最后由 ARM 处理器送给 LCD 显示。微观实现的过程中遇到了很多问题，主要是在 AD 数据的采集和采集数据的传输上。在后期的系统调试中遇到了采集数据错位、ARM 与 FPGA 通信效率低下，还有 FPGA 中预处理时序紧张等问题，通过硬件软件部分的修改，问题都得到一定程度的解决。 在整个数据采集卡的设计过程中还遇到高速 PCB 设计、硬件设计可靠性、设计冗余性和可扩展性等问题，这些都是硬件设计中的需要考虑和重视的问题，在论文的最后一章有详细论述。 关键词：高速数据采集,触发,高速PCB设计,高速ADC安徽理工大学毕业设计DESIGN OF HIGH-SPEED DATA ACQUISITION CARD BASED ON FPGAABSTRACTDate acquisition is the premise of measure, the foundation of analysis and the beginning of cognition. Most precise device is based on the date acquisition. With the development of the electronic and digital technology, the speed of date transmission and the calculation of CPU are faster and faster; therefore the requirements of data acquisition and processing are more severe than before. This paper analyzes the system from Macro-and micro respect. From the macro point of view it analyzes data flowing, speed matching and the selection of specific means of communication of acquisition system and so on. We adapt ping-pong mechanism to reduce the speed of analyzing data and pre-difficult of FPGA which lead to the ease of processing Timing Margin of FPGA. DMA transfer is used as communication between ARM and FPGA which improve data transmission rates, and liberate the back-end ARM processor. From the micro point of view, data enter into the A/D converter from the front-end conditioning circuitry, FPGA collecting data on the output of A/D converter and go through the pre-operation of triggering and framing of data. After these operations, data are transmitted to the back-end of the ARM processor and then display on the LCD. A lot of difficult exited in the successful operation in the micro respect which is mainly about A/D data collection and the of transmission data. All of these issues have been settled by the revising of hardware and software. KEYWORDS：High-speed Data Acquisition, Triggering, High-speed 安徽理工大学毕业设计PCB High-speed, A/D converter1 绪 论1.1 引言 数计算机技术在飞速发展，微机应用日益普及深入，微机在通信、自动化、工业自动控制、电子测量、信息管理和信息系统等方面得到广泛的应用。在冶金、化工、医学和电器性能测试等许多应用场合需要同时对多通道快变的模拟信号进行采集、预处理、暂存和向上位机传送，再由上位机进行数据分析处理、自动报表生成、信号波形显示和输出打印等处理。随着大规模集成电路技木的迅速发展，微处理器、存储器、输入输出等外围接口器件的性能不断提高，体积越来越小，价格越来越低，使数据采集器不断向智能化、小型化发展，使智能化仪器的研制已经成为当今研制的主要方向。模拟仪器存在输出动态范围小，对大动态信号处理线性差，因而精度低、信号不可记录等缺点。在模拟电子技术领域中，由于使用了包括模数转换器件在内的数字器件，因而在精度、简化电路结构、灵活、方便等方面取得很大的进步。模拟技术和数字技术混合运用以综合发挥两者的优势己是电子技术发展的必然趋势。而且微处理器由于价格越来越低，功能也不断增强。以数字化仪器为主的数据采集处理技术越来越广泛地应用于工业过程控制及实时观察工业生产的动态及趋势。传统获取现场数据的方法，效率低、误差大、难以输入计算机。而数据采集器是一种具有现场实时数据采集、处理功能的自动化设备，它具备实时采集、自动存储、即时显示、即时反馈、自动处理、自动传输等功能。安徽理工大学毕业设计为现场数据的真实性、有效性、即时性、可用性提供了保证，并能方便输入计算机，已广泛应用在工业、农业、商业、交通、物流、仓储等行业。1.2 数据采集与处理系统概述 数据采集与处理系统的任务，就是采集传感器输出的模拟信号并转换成计算机能识别的数字信号，送进计算机处理、存储、传输和显示，以便实现对某些物理量的监视；其中一部分数据还将被生产过程中的计算机控制系统用来控制某些物理量。随着计算机技木的飞速发展和普及，数据采集系统也迅速地得到应用。在生产过程中，应用这一系统可对生产现场的工艺参数进采集、监视和记录，为提高产品质量、降低成本提供信息和手段。在科学研究中，应用数据采集系统可获得大量的动态信息，是研究瞬间物理过程的有力工具也是获取科学奥秘的重要手段之一。总之，不论在哪个应用领域中，数据采集与处理越及时工作效率就越高，取得的经济效益就越大。数据采集系统性能的好坏，主要取决于它的精度和速度。在保证精度的条件下应有尽可能高的采样速度，以满足实时采集、实时处理和实时控制对速度的要求。1.3 数据采集卡主要的性能指标 根据设计要求，本课题研制的数据采集卡主要有以下的技术指标和要求： 1. 单通道模拟输入，信号最高采样率为250MSPS； 2. 分辨率：8bits 3. 单通道模拟输出，14位分辨率，采样率最高175MSPS；4. 支持电平、上升/下降沿等常见触发；5. 支持RS232输出；6. 八路数字I/O输出。1.4 本文主要研究工作论文的主要任务是基于FPGA的高速数据采集卡的硬件设计，并且针对具体的方案讨论如何提高采集的性能。这一部分在今后的进一步研究中有重要的意义，具体的研究内容如下： 1. 数据采集卡的整体设计方案选择和芯片选型。 2. 各芯片间数据通信方案选择，各部分处理速度分析。 安徽理工大学毕业设计3. 高速PCB设计与调试。 4. 前端采集与FPGA预处理，整个系统的逻辑控制。 5. 高速DAC内部寄存器配置，控制模拟数据输出。 2 系统设计概述和主要器件选型2.1 系统设计方案整个系统是由前端模拟通道、触发电路、FPGA 数据采集预处理、数据模拟输出四部分组成。FPGA 数据采集预处理分为 A/D 数据采集、触发控制、帧控制、SDRAM 控制器四个部分，模拟数据经过 A/D 装换后在 FPGA 中缓冲，缓冲之后使用触发控制将采集到的数据分成 512 个数据点组成的数据帧，数据按照帧的顺序传输，经过 SDRAM 存储后。具体的数据采集系统的硬件结构图如下图 2-1 所示：安徽理工大学毕业设计图 2-1 数据采集卡硬件结构图2.2 ADC 芯片选型A/D转换器是整个采集系统的核心，系统前端模拟电压调理电路、 FPGA数据采集和后端的采集控制部分都与A/D直接相关，A/D芯片的选择不但关系到系统设计的性能，而且直接决定了整板设计的难度。基于综合考虑我们选用了Analog Device 公司生产的AD9480芯片，AD9480采样率高达250MSPS、8位转换精度，同时保持士 0.25LSB优良的微分线形误差(DNL)。该DNL技术指标比具有相同转换速率的同类IC高两倍。为了减小系统的功耗，芯片采用3.3 V电源供电，工作时钟为差动解码时钟，内置有基准电压源和采样跟踪保持电路。AD9480支持多路分配的TTL/CMOS输出逻辑和低电压差分信号 (LVDS)输出。在CMOS多路分配模式下， AD9480可以交叉存储模式或并行模式以半时钟速率在两个8bit通道中移动数据。当工作在LVDS输出模式时，AD9480通过单一输出通道以全时钟速率输出数据，以达到最佳的输出性能。 由于AD9480在DNL方面的优良性能，使其适合运用在数字示波器和网络分析仪等要求精确明显输入信号较小的应用中，同时也适合要求高采样率和高宽带宽的应用场合。因此，AD9480是本设计中所需ADC的最佳选择。 AD9480 的模拟输入驱动着一个高带宽的跟踪保持电路；然后经过一个 8bit 的ADC 内核对其信号进行采样、量化；最后把量化的数字信号通过 LVDS 输出。同时内部还包括了一个可以接受 TTL、CMOS、LVPECL 等输入电平的基准电压源，以确保 AD9480 更容易的使用。由于 PCB 设计时使用两层板设计，为了保证输出信号的回流面积尽可能小，数据输出和采集时钟都选择 LVDS。 2.3 DAC 芯片选型FPGAAD模拟通道 SDRAMPLDAGPIO触 发 电 路模 拟 输 入 时 钟模 拟 输 出安徽理工大学毕业设计为了输出高性能的模拟信号，DAC采用采样率高达175M的高速DAC。AD970X系列DAC针对低功耗特性进行了优化，同时仍保持出色的动态性能，适合用于手持便携式仪器等需要有效地合成宽带信号的场合。AD9707 精度高达14位 ，采样率为175MSPS，内部集成边沿触发式输入锁存器，1V温度补偿带隙基准电压源和自校准功能，使AD9707能提供真14位INL与DNL性能。AD9707还具有共模电位移动能力，当与其他模拟器件连接时无需电平移动电路；并简化了模拟电路的设计并且降低了小型便携式设计中的印制电路板面积。AD9707的具体特性如下： 1.低电压：完整的CMOS DAC操作电压3.6V-1.7V。3.3V时功耗50mW，1.8V时功耗12mW。DAC满刻度电流可以为低功耗操作而减小。可以为休眠和掉电模式提供低功耗的空闲周期。2.自校准：自校准可以正确发挥AD9707的14-bit INL和DNL 性能。3.二进制补码支持：数据输入支持二进制补码或直接二进制数据编码。4.灵活的时钟输入：可选择的高速单端、差分 CMOS 时钟输入。 支持175MSPS转换速率。5.设备配置：设备可以通过引脚短接配置，也可以通过SPI控制进行高级编程。6.易与其它元件连接：可调节的通用输出模式易于和其他0-1.2V的信号连接。7.片上参考电压：AD9707 包含一个 1.0V 的内部基准电压参考。2.4 FPGA 芯片在现代采集系统中 FPGA 往往被用做通信系统的中枢，负责了大量的数据采集和前期处理和控制工作，FPGA 作为系统的中间级主芯片承担着承前启后的重大任务。常见的 FPGA 一般由六部分组成，分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块 RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。1.可编程输入/输出单元 大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上拉下拉电阻；可以调整输出驱动电流的大小等。 2.基本可编程逻辑单元 FPGA的可编程逻辑单元基本是由查找表（LUT）和寄存器（ Register）组成的。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表。学习底层配置单元的LUT和Register 比率的一个重要意义在于器件选型和规模估算。器件选型是一个综合性问题，需要将设计的需要、成本的压力、规模、速度等级、时钟资源、I/O特性、封装、专用功能模块等安徽理工大学毕业设计诸多因素综合考虑。 3.嵌入式块RAM 目前大多数FPGA都有内嵌的块RAM 。嵌入式块RAM 可以配置为单端口RAM 、双端口RAM、伪双端口RAM、CAM 、FIFO等存储结构。根据设计需求，块RAM的数量和配置方式也是器件选型的一个重要标准。 4.丰富的布线资源 布线资源连通FPGA内部所有单元，连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。根据工艺、长度、宽度和布局位置而划分为以下不同的等级： 1）全局性的专用布线资源：以完成器件内部的全局时钟和全局复位/置位的布线；2）长线资源：用以完成器件 Bank 间的一些高速信号和一些第二全局时钟信号的布线；短线资源：用来完成基本逻辑单元间的逻辑互连与布线； 其他：在逻辑单元内部还有着各种布线资源和专用时钟、复位等控制信号线。 由于在设计过程中，往往由布局布线器自动根据输入的逻辑网表的拓扑结构和约束条件选择可用的布线资源连通所用的底层单元模块，所以常常忽略布线资源。其实布线资源的优化与使用和实现结果有直接关系。 5.底层嵌入功能单元 底层嵌入功能单元的概念比较模糊，这里我们指的是那些通用程度比较高的嵌入式功能模块，比如PLL（Phase Locked Loop） 、DLL（ Delay Locked Loop） 、DSP和CPU等。随着FPGA的发展，这些模块被越来越地嵌入到FPGA的内部，以满足不同场合的需要。 6.内嵌专用硬核 内嵌专用硬核与“ 底层嵌入单元 ”是有区别的，这里指的硬核主要是那些通用性相对较弱，不是所有FPGA器件都包含硬核。如高速串并收发单元、PCI-e接口硬核等。 系统所选用的 EP3C25Q240C8N 是 Altera Cyclone 系列的第三代产品。Cyclone III 系列 FPGA 前所未有地同时实现了低功耗、低成本和高性能,进一步扩展了 FPGA在成本敏感的大批量领域中的应用。EP3C25 拥有 24624 个逻辑单元，内部集成 66个 M9K 嵌入式存储器模块，内部 RAM 资源多达 608Kbits，66 个嵌入式 18*18 乘法器，4 个内部 PLL，最大用户 I/O 引脚数量 148 个， 83 个差分通道。系统中 AD 输出为 LVDS，因此需要多达十组的 LVDS 通道，数据缓冲需要大量的内部 RAM 资源，EP3C25 内部的 66 个 M9K 资源可以很好的满足设计要求。AD 采样时钟由 FPGA 片内 PLL 倍频获得，而且多个片内 PLL 更加有利于 AD 时钟的分频与控制。2.5 FPGA 的设计步骤安徽理工大学毕业设计1.电路设计与输入电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给 EDA工具。常见的使用 HDL 语言编程和原理图输入两种方式。2.功能仿真使用 HDL 描述完电路后，要用专业的仿真工具对设计进行功能仿真，验证电路功能是否符合设计要求。功能仿真一般称为前