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数字逻辑电路课内仿真实验第六章 QuartusII 原理图设计初步一、 实验目的：初步了解学习使用 Quartus|软件进行电路自动化设计。二、 实验仪器：Quartus|软件。三、 实验内容：6-1 用 Quartus|库中的宏功能模块 74138 和与非门实现指定逻辑函数按照 6.3 节和 6.4 节的流程，使用 Quartus|完整图 6-2 电路的设计，包括：创建工程，在原理图编辑窗中绘制此电路，全程编译，对设计进行时序仿真，根据仿真波形说明此电路的功能，引脚锁定编译，编程下载于 FPGA 中进行硬件测试。最后完成实验报告。1、原理图2、波形设置3、仿真波形6-2 用两片 7485 设计一个 8 位比较器用两片 4 位二进制数值比较器 7485 串联扩展为 8 位比较器，使用 Quartus|完成全部设计和测试，包括创建工程、编辑电路图、全程编译、时序仿真及说明此电路的功能、引脚锁定、编程下载，进行硬件测试。最后完成实验报告。1、 原理图2、 波形设置3、 波形仿真6-3 设计 8 位串行进位加法器首先根据图 4-33，用半加器设计一个全加器元件，然后根据图 4-34，在顶层设计中用 8 个 1 位全加器构成 8 位串行进位加法器。给出时序仿真波形并说明之，引脚锁定编译，编程下载于 FPGA 中进行硬件测试，最后完成实验报告，讨论这个加法器的工作速度。1、 原理图：半加器1 位全加器8 位串行进位全加器集成后的 8 位串行进位全加器2、波形设置3、波形仿真6-5 设计一个十六进制 7 段显示译码器用 Verilog 的 case 语句设计一个可以控制显示共阴 7 段数码管的十六进制码 7 段显示译码器。首先给出此译码器的真值表，此译码器有 4 个输入端： D、C、B、A 。D 是最高位，A是最低位；输出有 8 位：p、 g、f、e、d、c、b、a，其中 p 和 a 分别是最高和最低位，p 控制小数点。对于共阴控制，如果要显示 A，输入 DCBA=1010；若小数点不亮，则输出pgfedcba=01110111=77H,给出时序仿真波形并说明之，引脚锁定，下载于 FPGA 中对共阴数码管进行硬件测试。1、 程序代码2、 电路原理图3、 波形设置4、 波形仿真6-6 设计一个 5 人表决电路用 case 语句设计一个 5 人表决电路，参加表决者 5 人，同意为 1，不同意为 0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。给出时序仿真波形并说明之，引脚锁定，编程下载硬件测试。最后完成实验报告。1、 程序代码2、 电路原理图3、 波形设置4、 波形仿真第八章 时序电路的自动化设计与分析8.1.1 根据 8.1.1 节，首先使用 74390 设计一个 2 位十进制计数器，然后使此计数器在新的工程中作为一个可调用的元
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