计算机系统结构复习题

Question 4A single-issue processor uses tomasulos algorithm in its floating-point unit, which has one adder and one multiplier,each with its own set of reservation station,there is only one CDB ,and broadcast on this CDB takes an entire cycle.the processor is executing the following sequence of instruction and, for each instruction ,we show the cycle in which the instruction is fetched,decoded,issued,begins to execute,and writes result.单发射处理器在其浮点单元中使用托马斯算法，其具有一个加法器和一个乘法器，每个具有其自己的一组保留站，只有一个 CDB，并且在该 CDB 上广播需要整个周期。处理器正在执行以下指令序列，并且对于每个指令，我们示出指令被取出，解码，发出，开始执行和写入结果的周期。instruction fetch decode issue execute Write resultI1 MUL R1,R2,R2 1 2 3 4 8I2 ADD R1,R1,R2 2 3 4 9 10I3 MUL R2,R2,R3 3 4 5 8 13I4 ADD R3,R1,R1 4 5 6 11 12I5 MUL R1,R1,R1 5 6 7 12 16I6 ADD R2,R3,R4 6 7 11 ? ?I7 ADD R1,R5,? 7 8 13 17 181、what is the latency of the multiplier?42、Is the multiplier pipelined?N3、How many reservation station are there for the adder?24、In which cycle does I6 begin to execute? 135、Which register does ? Represent in I7R16、If the priory for using CDB depends on the type of instruction,between ADD and MUL the priority for using the CDB goes to _? ADDQuestion 8（书本 92 页）.Loop: LD R1,0(R2) ;load R1 from address 0+R2DADDI R1,R1,#1 ;R1=R1+1SD R1,0,(R2) ;store R1 at address 0+R2DADDI R2,R2,#4 ;R2=R2+4DSUB R4,R3,R2 ;R4=R3-R2BNEZ R4,Loop ;branch to Loop if R4!=0Assume that the initial value of R3 is R2 + 396.答案：（1）依题意可得，指令序列执行的流水线时空图如下：1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 211 IF ID EX ME WB2 IF ID EX ME WB3 IF ID EX ME WB4 IF ID EX ME WB5 IF ID EX ME WB6 IF ID EX ME WB1 IF IF ID EX ME时钟周期为：17*98+18 = 1684 （2）依题意可得，指令序列执行的流水线时空图如下：1 2 3 4 5 6 7 8 9 10 11 12 13 14 151 IF ID EX ME WB2 IF ID S EX ME WB3 IF S ID EX ME WB4 IF ID EX ME WB5 IF ID EX ME WB6 IF ID EX ME WB7 IF Miss Miss IF ID EX ME WB时钟周期为：10*98+11 = 991 （3） 依题意可得，指令序列执行的流水线时空图如下：1 2 3 4 5 6 7 8 9 10 111 IF ID EX ME WB2 IF ID EX ME WB3 IF ID EX ME WB4 IF ID EX ME WB5 IF ID EX ME WB6 IF ID EX ME WB1 IF ID EX ME WB时钟周期为：6*98+10 = 598Question 99a) What is the effective access time of a cache memory system in which thereis a 2-way set associative cache, having the following parameters:Parameter: Value:number of sets 1024 setsline size 16 wordscache access time 15 ns/linemain memory access time 70 ns/wordmain memory address space size 256M wordscache hit rate 95%Label the fields of the memory address below used to access the cache and indicate thesize of each field (in number of bits). Assume that memory isword-addressed.Tag : _14_ bits Index : _10_ bits Offset : _4_ bits9b) What is the effective access time of a cache memory system in which thereis a direct mapped level 1 (L1) cache and a fully associative level 2 (L2) cache, having thefollowing parameters:Parameter: Value:L1 number of sets 128 setsL1 line size 4 wordsL1 cache access time 10 ns/lineL2 line size 8 wordsL2 cache access time 20 ns/linemain memory access time 70 ns/wordmain memory size 256M wordsL1 cache hit rate 95%L2 cache hit rate 89%Label the fields of the memory address below used to access the L1 cache and indicate thesize of each field (in number of bits). Assume that memory is word-addressed.Tag : _19_ bits Index :_7_ bits Offset :_2_ bitsLabel the fields of the memory address below used to access the L2 cache and indicate thesize of each field (in number of bits). Assume that memory is word-addressed.Tag : _25_bits Index : _0_bits Offset : _3_ bitsQuestion 11一个简单的共享内存 cache-coherent 机有四个处理器,没有“虚拟到物理“ 的翻译和 16位(物理 )地址。每个处理器有一个 L1 数据缓存，没有 L2 高速缓存。每个 L1 缓存是有四个64 字节的块( 每个缓存的大小是 256 字节)的直接変换, 他们使用 MESI 一致性协议来保持一致的。每个缓存的初始状态(十六进制符号标记所示):如果 按顺序执行 下面的内存 访问，将会 发生什么？特别是,指定每个其他的缓存发生在由于总线广播、数据从哪里来(如果在缓存中没有准备好),和新状态块的请求者的缓存。P0 写一个字到地址 00 fcP1 读一个字到地址 0 f8c P2 读一个字到地址 0 f8c P3 写一个字到地址 0444 答案：Question 13P0 P1 P2 P3state tag state tag state tag state tagI 0F S 0F S 01 S 01M 01 E 02 M 03 E 04I 0F I 0F E 0F I 0FM 00 E 02 S 04 I 06P0 P1 P2 P3state tag state tag state tag state tagI OF S OF S OF S OFM 01 E 02 M 03 M 04I OF I OF E OF I OFM 00 E 02 S 04 I 06答案：A： P0 B0( S,120,00，20)B： P0 B0 (M,120,00，80) P1 B0 (I,120,00，20)C： P2 B0 (M,120,00，80) P0 B0 (I,120,00，80) P1 B0 (I,120,00，80)D： P1 B2 (S,110,00，30) P2 B2 (S,110,00，30) E： P0 B1 (M,108,00，48) P1 B1 （I，108，,0,08） P2 B1（I，108,00,08）F： P0 B2 (M,130,00，78)1. 处理器中某功能部件占总应用程序执行时间的比例为 40%，先将该功能部件改进（加速 10 倍），则整个应用程序的加速比为多少？(D )A. 1.4 B. 2.5 C. 2.18 D. 1.562. 在计算机系统设计中，比较好的方法是：（ D ）A. 从上向下设计 B. 从下向上设计C. 从两头向中间设计 D.从中间开始向上、向下设计3. 对系统程序员不透明的是：（ D ）A. Cache 存储器 B. 系列机各档不同的数据通路宽度C. 指令缓冲寄存器 D. 虚拟存储器4. 系列机软件应做到：（ B ）A. 向前兼容，并向上兼容 B. 向后兼容，力争向上兼容C. 向前兼容，并向下兼容 D. 向后兼容，力争向下兼容5. 属计算机系统结构考虑的应是（ C ）。A主存采用 CMOS 还是 TTL B主存采用多体交叉还是单体C主存容量和编址方式 D主存频宽的确定6. 最能确保提高虚拟存储器访问主存的命中率的改进途径是（ D ）。A增大辅存容量 B采用 FIFO 替换算法并增大页面C改用 LRU 替换算法并增大页面 D改用 LRU 替换算法并增大页面数7. 静态流水线是指（ C ）。A只有一种功能的流水线 B功能不能改变的流水线C同时只能完成一种功能的多功能流水线D可同时执行多种功能的流水线8. 假设用软件方法在 A 计算机上实现 B 计算机的指令系统，则 B 称为（ C ）。 A仿真机 B.宿主机 C虚拟机 D.目标机 9. 计算机中优化使用的操作码编码方法是（ D ）。 A.哈夫曼编码 B.ASCII 码 C.BCD 码 D.扩展操作码 10. 在采用基准测试程序来测试评价机器的性能时，下列方法按照评价准确性递增的顺序排列是（ B ）。（1 ）实际的应用程序方法（2 ）核心程序方法（3 ）玩具基准测试程序（小测试程序）（4 ）综合基准测试程序A:（1）（2）（3）（4）B:（2）（ 3）（4）（1）C:（3 ）（4）（1）（2）D:（4 ）（3 ）（2）（1）11. 10. 在系统结构设计中，提高软件功能实现的比例会( C )。A、提高解题速度 B、减少需要的存贮容量C、提高系统的灵活性 D、提高系统的性能价格比 12. CPI 是量化计算机性能的一个重要指标,关于 CPI 说法正确的是（ C ）A .CPI 由计算机的结构决定B. CPI 由运行在计算机系统上的应用程序决定C. CPI 由计算机的结构和应用程序共同决定D.CPI 由计算机的时钟周期决定13. 以下不属于计算机性能公式的变量是( D )A. IC B. 时钟周期 C. CPID. MIPS14. 未曾实现的商业计算机结构类型是 ( C ) A. SISD B. SIMD C. MISD D. MIMD15. 关于近 10 年 CPU 从单核转向多核处理器的解释正确的是 ( D )A. 指令级并行技术已经发展到极限 B. CPU 的工作电压很难再下降C. 提高时钟频率会带来 CPU 的散热极限问题D. 上述理由全部正确16. 图像处理器 GPU 属于哪种结构( B )A. SISD B. SIMD C. MISD D. MIMD17. 以下不属于 Flynn 体系结构类型的是（ C ）A. SISD B . SIMD C. SIMT D. MISD18. CPI 是量化计算机性能的一个重要指标,关于 CPI 说法正确的是（ B ）A .CPI 由计算机的结构决定B. CPI 由运行在计算机系统上的应用程序决定 C. CPI 由计算机的结构和应用程序共同决定D.CPI 由计存储器系统决定分析：CPI=TC/IC19. 与存储器-存储器结构指令集结构相比 , 寄存器- 寄存器结构 ( D ).A. CPI 大 B. 完成同一个算法需要的指令数更少C. 指令的功能更复杂 D. 固定长度的指令编码方式20. 计算机系统的执行时间的通用公式为：CPUtime = y 时钟周期 CPI, 此处 y 是 ( B )A. 程序执行的周期数B. 被执行的指令总数C.包括访问存缺失在内的指令平均执行时间D.每个周期内执行的指令数21. RISC 与 CISC 不同处有 ( C ) A. RISC 指令复杂 B. CISC 指令效率高C .RISC 指令数量少 D. 以上说法均错误22. 关于 MIPS 的指令集结构类型说法正确的是( A )A. 寄存器-寄存器B. 寄存器-存储器 C. 存储器-存储器 D. 以上说法均错23. 流水线技术可以( A )A.提高吞吐率 B.降低吞吐率C.降低响应时间 D.增加响应时间24. 流水线通过哪种方式提高系统的性能 ( C )A. 减少指令的响应时间 B. 消除指令相关C. 开发指令级的并行 D. 降低 CACHE 的缺失率25. 恶化流水线的处理器性能的原因是( D )A .流水线每级处理时间不同B.连续的指令间的相关C.流水线的结构相关D .以上全部正确26. 流水线技术可以( D )A. 提高吞吐率和不改变响应时间B.提高吞吐率和降低响应时间C.降低吞吐率和降低响应时间D.提高吞吐率和增加响应时间27. 在 k 级单流水线中执行 n 个任务，所消耗的时钟周期数 ( A )A. k+n-1 B. nk+1 C. k D. 以上说法全部错误28. 关于静态指令调度和指令动态调度说法错误的是（ C ）A. 编译器相比于硬件有更多的时间处理复杂的调度算法B. 编译器静态调度的前提是假设指令间存在比时间更复杂的冲突C. 编译器静态调度需要比动态调度更多的关于冲突的精确历史数据D. 以上说法都错误29. 保留站项在流水线的哪一级释放(A )A. 写结果 B. 发射 C. 执行 D. 确认30. 使用独立的指令 CACHE 和数据 CACHE 的理由是( D )A . 数据和指令存在在不同的存储器。B. 每个核的指令不同但数据共享C. 存储器的方法模式不同D. 减少指令和数据访存的冲突31. 关于全相联 CACHE 说法正确的是 ( C )A.等价于一个 1 组 1 路组相联 CACHEB.等价于一个多组 1 路组相联 CACHEC.等价于一个 1 组多路直接映像 CACHED.等价于一个多组 1 路组直接映像 CACHE32. 关于强制性不命中说法正确的是(A )A .块第一次被访存所以不在 CACHE 中.B. 程序执行过程中由于 cache 容量有限不能保存所有块C. 因为采用组相联和直接映像所以发生冲突被替换掉D.以上说法全错33. 在采用单流水线、顺序执行和顺序提交结果的处理器中，那种情况会导致数据冒险（ C ）A. 写后写 B.读后写 C.写后读 D. 读后读34. 为什么乱序执行的处理器采用顺序方式提交指令执行结果?(D )A. 确保精确异常 B. 确保多 CACHE 的一致性C. 纠正和恢复分支预测错误的现场 D. A 和 C 都正确35. 在块替换策略中，采用替换最近很少使用方法的理由是( A)A. 充分利用了程序的时间和空间局部性原理B. 充分利用了程序的局部性原理C. 充分利用了程序的空间局部性原理D. 没用充分利用了程序的时间和空间局部性原理36. 在 4 路组相联缓存中，一个新的块的位置被映像到（ C ）A. 任何位置B. 块地址与组数取余运算的结果选组号，然后固定在组中的固定位置C. 块地址与组数取余运算的结果选组号，然后存放在组中的任何位置D. 以上说法都不对37. 关于最近 20 年内发生的事情说法正确的是（ A ）A. 处理器和存储器性能都提高了，但是处理器提高更多。B. 存储器性能提高但处理器没有。C. 处理器和存储器性能都提高了，但是存储器提高更多。D. 处理器性能提高但存储器没有。38. 相比于写直达发，写回法的优势在于?( A )A. 减少存储器访存次数 B. 减少不命中的开销C.减少命中时间 D.降低缺失率39. 假设指令的处理必须使用五个功能部件, 这五个部件的执行时间分别为 : 10 ns, 8 ns,10 ns,10 ns and 7 ns.如果使用流水线技术，流水线寄存器的时间开销为 1 ns ，采用流水线与非流水线的加速比为( A ) A. 4.1 B. 5 C. 4.5 D. 34