基于VHDL的语言数字钟设计

HEFEI UNIVERSITY课程设计报告题 目 基于 VHDL 语言数字钟的设计 系 别 年级专业 姓 名 指导老师 完成时间 I摘 要本设计主要研究基于 VHDL 的语音数字钟的设计，该数字钟具有年、月、日、时、分、秒计数显示功能，以 24 小时循环计数；具有校对功能、整点报时以及清零、使能功能。本设计主要是在介绍了 EDA 及 VHDL 一些相关基本知识的基础上，进一步采用 EDA 技术，以硬件描述语言 VHDL 为系统逻辑描述手段设计文件，在 Max+plusII 工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个多功能语音数字钟，最后通过仿真出时序图实现预定功能。其中，重点叙述了数字钟的设计原理和分模块实现的方法，详细介绍了各模块的设计程序并给出了各模块的波形仿真图及分析，最后通过在 Max+plusII 上进行时序仿真，调试运行，在硬件测试后，验证了所设计的系统达到了预先设计目标。通过这次的设计更进一步地增强了实验的动手能力，对数字钟的工作原理及 EDA 技术也有了更加透彻的理解。关键词：VHDL EDA 数字钟 仿真图IIThe Design of a Voice Digital Clock Based on VHDLAbstractThe design for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function. The design is mainly the introduction of the EDA and some related basic knowledge of VHDL, based on the further use of EDA technology,hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a voice digital clock. Finally, a timing diagram of the simulation to achieve the intended function. Describes the key design principles and digital clock sub-module approach. Finally,by Max + plusII on timing simulation, debugging and running, by the hardware testing, the two systems designed are verified to realize the advanced design goal.Through this experimental design further enhances the ability of the digital clock works and EDA technology has a more thorough understanding.Keywords: VHDL EDA digital clock Simulation diagramIII目 录第一章 绪论 .11.1 选题背景 .11.1.1 课题相关技术的发展 .11.1.2 课题研究的必要性 .21.2 课题研究的内容 .2第二章 EDA 概 述 .32.1 EDA 简 介 .32.2 可编程逻辑器件 FPGA .32.3 硬件描述语言 VHDL .42.3.1 VHDL 的特点 .52.3.2 VHDL 的设计结构 .62.3.3 VHDL 的设计步骤 .62.4 MAX+plus 概述 .7第三章 数字钟的设计要求及总体设计 .83.1 设计要求 .83.2 总体设计 .83.2.1 设计框图 .83.2.2 设计原理图 .93.3 设计原理 .103.4 各模块及其功能 .103.5 端口引脚名称 .11第四章 VHDL 程序设计 .124.1 分频模块 .124.2 软件设计 .134.2.1 SECOND 模块 .134.2.2 MINUTE 模块 .154.2.3 HOUR 模块 .174.2.4 扫描模块 .184.2.5 显示模块 .204.2.6 定时闹钟模块 .214.2.7 日计数模块 .234.2.8 月计数模块 .254.2.9 年计数模块 .274.3 硬件测试及说明 .304.3.1 顶层模块原理图 .304.3.2 电子钟基本功能仿真结果 .314.3.3 硬件测试说明 .324.3.4 结论 .32第五章 总结 .33参考文献 .35致 谢 .360第一章 绪论现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。支撑信息电子产品高速发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发展。前者以微细加工技术为代表，而后者的代表就是电子设计自动化（electronic design automatic,EDA）技术。本设计采用的VHDL是一种全方位的硬件描述语言，具有极强的描述能力，能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计；支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力强，因此在实际应用中越来越广泛。ASIC是专用的系统集成电路，是一种带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片，与其他的ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点。钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。因此，研究数字钟及扩大其应用，有着非常现实的意义。这次设计的内容就是在了解 VHDL 语言的一些基本语法和概念的基础上，进一步应用 VHDL，在 MAX+ plus II 的环境下设计一个电子钟，最后通过仿真出时序图实现预定功能。1.1 选题背景本节将从 EDA 应用开发技术与数字钟技术发展的客观实际出发，通过对该技术发展状况的了解，以及课题本身的需要，指出研究基于 VHDL 系统数字钟的设计与实现的必要性。1.1.1 课题相关技术的发展当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器件，使产品的性能提高，体积缩小，功耗降低。同时广泛运用现代计算机技术，提高产品的自动化程度和竞争力，缩短研发周期。EDA 技术正是为了适应现代电子技术的要求，吸收众多学科最新科技成果而形成的一门新技术。美国 ALTERA 公司的可编程逻辑器件采用全新的结构和先进的技术，加上MaxplusII(或最新的 QUARTUS)开发环境，更具有高性能，开发周期短等特点，十分方便进行电子产品的开发和设计。EDA 技术，技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译，逻辑化简，逻辑分割，逻辑映射，编程下载等工作。最终形成集成电子系统或1专用集成芯片的一门新技术。本设计利用 VHDL 硬件描述语言结合可编程逻辑器件进行的，并通过数码管动态显示计时结果。数字钟可以由各种技术实现，如单片机等.利用可编程逻辑器件具有其他方式没有的特点，它具有易学，方便，新颖，有趣，直观，设计与实验项目成功率高，理论与实践结合紧密，体积小，容量大，I/O 口丰富，易编程和加密等特点，并且它还具有开放的界面，丰富的设计库，模块化的工具以及 LPM 定制等优良性能，应用非常方便。因此，本设计采用可编程逻辑器件实现。1.1.2 课题研究的必要性现在是一个知识爆炸的新时代。新产品、新技术层出不穷，电子技术的发展更是日新月异。可以毫不夸张的说，电子技术的应用无处不在，电子技术正在不断地改变我们的生活，改变着我们的世界。在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。近些年，随着科技的发展和社会的进步，人们对数字钟的要求也越来越高，传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化，有电子闹钟、数字闹钟等等。1.2 课题研究的内容本设计主要研究基于 VHDL 的语音数字钟的设计，要求时间以 24 小时为一个周期,显示时、分、秒。具有校时、报时功能以及清零、使能功能。第 2 章 EDA 概 述2.1 EDA 简 介20 世纪 90 年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如 CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了 EDA 技术的迅速发展。EDA 是 电 子 设 计 自 动 化 （ Electronic Design Automation） 的 缩 写 ， 在 20 世 纪90 年 代 初 从 计 算 机 辅 助 设 计 （ CAD） 、 计 算 机 辅 助 制 造 （ CAM） 、 计 算 机 辅 助 测 试（ CAT） 和 计 算 机 辅 助 工 程 （ CAE） 的 概 念 发 展 而 来 的 。 EDA 技 术 就 是 以 计 算 机 为 工具 ， 设 计 者 在 EDA 软 件 平 台 上 ， 用 硬 件 描 述 语 言 HDL 完 成 设 计 文 件 ， 然 后 由 计 算 机自 动 地 完 成 逻 辑 编 译 、 化 简 、 分 割 、 综 合 、 优 化 、 布 局 、 布 线 和 仿 真 ， 直 至 对 于 特 定2目 标 芯 片 的 适 配 编 译 、 逻 辑 映 射 和 编 程 下 载 等 工 作 。 EDA 技 术 的 出 现 ， 极 大 地 提 高了 电 路 设 计 的 效 率 和 可 操 作 性 ， 减 轻 了 设 计 者 的 劳 动 强 度 。这 些 器 件 可 以 通 过 软 件 编 程 而 对 其 硬 件 结 构 和 工 作 方 式 进 行 重 构 ， 从 而 使 得 硬 件的 设 计 可 以 如 同 软 件 设 计 那 样 方 便 快 捷 。 这 一 切 极 大 地 改 变 了 传 统 的 数 字 系 统 设 计 方法 、 设 计 过 程 和 设 计 观 念 ， 促 进 了 EDA 技 术 的 迅 速 发 展 。2.2 可编程逻辑器件FPGAFPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/PGFA。CPLD/PGFA几乎能完成任何数字器件的功能，上至高性能CPU，下至简单的74电路。它如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可以事先验证设计的正确性，在PCB完成以后，利用CPLD/FPGA的在线修改功能，随时修改设计而不必改动硬件电路。使用CPLA/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。这些优点使得CPLA/FPGA技术在20世纪90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言HDL的进步。2.3 硬件描述语言 VHDL硬 件 描 述 语 言 HDL（ HardwareDescriptionLanguage） 诞 生 于 1962 年 。 HDL 是 用形 式 化 的 方 法 描 述 数 字 电 路 和 设 计 数 字 逻 辑 系 统 的 语 言 。 主 要 用 于 描 述 离 散 电 子 系 统的 结 构 和 行 为 。 与 SDL（ SoftwareDescriptionLanguage） 相 似 ， 经 历 了 从 机 器 码（ 晶 体 管 和 焊 接 ） 、 汇 编 （ 网 表 ） 、 到 高 级 语 言 （ HDL） 的 过 程 。VHDL 翻 译 成 中 文 就 是 超 高 速 集 成 电 路 硬 件 描 述 语 言 ,他 诞 生 于 1982 年 。 最 初 是由 美 国 国 防 部 开 发 出 来 供 美 军 用 来 提 高 设 计 的 可 靠 性 和 缩 减 开 发 周 期 的 一 种 使 用 范 围较 小 的 设 计 语 言 。 1987 年 底 ， VHDL 被 IEEE 和 美 国 国 防 部 确 认 为 标 准 硬 件 描 述 语 言 。自 IEEE 公 布 了 VHDL 的 标 准 版 本 ， IEEE-1076（ 简 称 87 版 ） 之 后 ， 各 EDA 公 司 相 继推 出 了 自 己 的 VHDL 设 计 环 境 ， 或 宣 布 自 己 的 设 计 工 具 可 以 和 VHDL 接 口 。 此 后 VHDL在 电 子 设 计 领 域 得 到 了 广 泛 的 接 受 ， 并 逐 步 取 代 了 原 有 的 非 标 准 的 硬 件 描 述 语 言 。1993 年 ， IEEE 对 VHDL 进 行 了 修 订 ， 从 更 高 的 抽 象 层 次 和 系 统 描 述 能 力 上 扩 展 VHDL的 内 容 ， 公 布 了 新 版 本 的 VHDL， (即 IEEE 标 准 的 1076-1993 版 本 )主 要 是 应 用 在 数字 电 路 的 设 计 中 。 现 在 ， VHDL 和 Verilog 作 为 IEEE 的 工 业 标 准 硬 件 描 述 语 言 ， 又 得到 众 多 EDA 公 司 的 支 持 ， 在 电 子 工 程 领 域 ， 已 成 为 事 实 上 的 通 用 硬 件 描 述 语 言 。 有 专家 认 为 ， 在 新 的 世 纪 中 ， VHDL 于 Verilog 语 言 将 承 担 起 大 部 分 的 数 字 系 统 设 计 任 务 。3目 前 ， 它 在 中 国 的 应 用 多 数 是 用 FPGA/CPLD/EPLD 的 设 计 中 。 当 然 在 一 些 实 力 较 为雄 厚 的 单 位 ， 它 也 被 用 来 设 计 ASIC。VHDL 主 要 用 于 描 述 数 字 系 统 的 结 构 ， 行 为 ， 功 能 和 接 口 。 除 了 含 有 许 多 具 有 硬 件特 征 的 语 句 外 ， VHDL 的 语 言 形 式 和 描 述 风 格 与 句 法 是 十 分 类 似 于 一 般 的 计 算 机 高 级语 言 。 VHDL 的 程 序 结 构 特 点 是 将 一 项 工 程 设 计 ， 或 称 设 计 实 体 （ 可 以 是 一 个 元 件 ， 一个 电 路 模 块 或 一 个 系 统 ） 分 成 外 部 （ 或 称 可 是 部 分 ， 及 端 口 )和 内 部 （ 或 称 不 可 视 部分 ） ， 既 涉 及 实 体 的 内 部 功 能 和 算 法 完 成 部 分 。 在 对 一 个 设 计 实 体 定 义 了 外 部 界 面 后 ，一 旦 其 内 部 开 发 完 成 后 ， 其 他 的 设 计 就 可 以 直 接 调 用 这 个 实 体 。 这 种 将 设 计 实 体 分 成内 外 部 分 的 概 念 是 VHDL 系 统 设 计 的 基 本 点 。2.3.1 VHDL 的特点应 用 VHDL 进 行 系 统 设 计 ， 有 以 下 几 方 面 的 特 点 ：1） 功 能 强 大VHDL 具 有 功 能 强 大 的 语 言 结 构 。 它 可 以 用 明 确 的 代 码 描 述 复 杂 的 控 制 逻 辑 设 计 。并 且 具 有 多 层 次 的 设 计 描 述 功 能 ， 支 持 设 计 库 和 可 重 复 使 用 的 元 件 生 成 。 VHDL 是 一种 设 计 、 仿 真 和 综 合 的 标 准 硬 件 描 述 语 言 。2） 可 移 植 性VHDL 语 言 是 一 个 标 准 语 言 ， 其 设 计 描 述 可 以 为 不 同 的 EDA 工 具 支 持 。 它 可 以 从一 个 仿 真 工 具 移 植 到 另 一 个 仿 真 工 具 ， 从 一 个 综 合 工 具 移 植 到 另 一 个 综 合 工 具 ， 从 一个 工 作 平 台 移 植 到 另 一 个 工 作 平 台 。 此 外 ， 通 过 更 换 库 再 重 新 综 合 很 容 易 移 植 为ASIC 设 计 。3） 独 立 性VHDL 的 硬 件 描 述 与 具 体 的 工 艺 技 术 和 硬 件 结 构 无 关 。 设 计 者 可 以 不 懂 硬 件 的 结 构 ，也 不 必 管 最 终 设 计 实 现 的 目 标 器 件 是 什 么 ， 而 进 行 独 立 的 设 计 。 程 序 设 计 的 硬 件 目 标器 件 有 广 阔 的 选 择 范 围 ， 可 以 是 各 系 列 的 CPLD、 FPGA 及 各 种 门 阵 列 器 件 。4） 可 操 作 性由 于 VHDL 具 有 类 属 描 述 语 句 和 子 程 序 调 用 等 功 能 ， 对 于 已 完 成 的 设 计 ， 在 不 改变 源 程 序 的 条 件 下 ， 只 需 改 变 端 口 类 属 参 量 或 函 数 ， 就 能 轻 易 地 改 变 设 计 的 规 模 和 结构 。5） 灵 活 性4VHDL 最 初 是 作 为 一 种 仿 真 标 准 格 式 出 现 的 ， 有 着 丰 富 的 仿 真 语 句 和 库 函 数 。 使 其在 任 何 大 系 统 的 设 计 中 ， 随 时 可 对 设 计 进 行 仿 真 模 拟 。 所 以 ， 即 使 在 远 离 门 级 的 高 层次 （ 即 使 设 计 尚 未 完 成 时 ） ， 设 计 者 就 能 够 对 整 个 工 程 设 计 的 结 构 和 功 能 的 可 行 性 进行 查 验 ， 并 做 出 决 策 。2.3.2 VHDL 的设计结构VHDL 描 述 数 字 电 路 系 统 设 计 的 行 为 、 功 能 、 输 入 和 输 出 。 它 在 语 法 上 与 现 代 编 程语 言 相 似 ， 但 包 含 了 许 多 与 硬 件 有 特 殊 关 系 的 结 构 。VHDL 将 一 个 设 计 称 为 一 个 实 体 Entity（ 元 件 、 电 路 或 者 系 统 ） ， 并 且 将 它 分 成外 部 的 可 见 部 分 （ 实 体 名 、 连 接 ） 和 内 部 的 隐 藏 部 分 （ 实 体 算 法 、 实 现 ） 。 当 定 义 了一 个 设 计 的 实 体 之 后 ， 其 他 实 体 可 以 利 用 该 实 体 ， 也 可 以 开 发 一 个 实 体 库 。 所 以 ， 内部 和 外 部 的 概 念 对 系 统 设 计 的 VHDL 是 十 分 重 要 的 。外 部 的 实 体 名 或 连 接 由 实 体 声 明 Entity 来 描 述 。 而