100MHz等精度频率计设计基于VerilogHDL

姓名：郑中权学号：152210303127班级：电子 1 班数电课设报告江苏科技大学2017/10/12100MHz 等精度频率计设计（基于 Verilog HDL）一、设计要求：提供一个 幅值为 10mV 1 V，频率为 1 100MHz 的正弦信号，需测试以下指标：1. 频率： 测频范围 1Hz 100MHz，测频精度为测频全域内相对误差恒为百万分之一。2. 占空比：测试精度 1% 99%3. 相位差：测试两个同频率的信号之间的相位差，测试范围 0 360二、设计分析使用 FPGA 数字信号处理方法，首先需要将正弦信号转换成可读取的数字方波信号，再经过 FPGA设计计算得出所需测量值。三、模电部分首先选择比较器，对于 100 MHz 信号，比较器灵敏度需要达到 5ns 内，TI 公司的 LTV3501 灵敏度为 4.5ns，符合要求由 TLV3501 数据手册得知：当频率低于 50MHz 的时候，正弦波的峰峰值需大于 20mV，频率高于50MHz 时，峰峰值需大于 1V。然后需要选择放大器，当正弦波幅值为 10mV 时， 放大倍数需大于 35。方法通过二级放大，一级用 OPA847 放大 20 倍，二级用 OPA675 放大 8 倍，得到总放大倍数 160 的正弦波。经转换后的输出电压符合 TTL 电平要求，可以被识别出 0 和 1。四、数电部分开发板：Cyclone IV E: EP4CE6E22C8板载时钟为 50MHz，带 4 个按键和一个复位键（按键按下为 0，抬起为 1），四个七段数码管（共阳），FPGA 的引脚可由杜邦线引出。设计思路：测量频率：输入一个 100MHz 的基准频率，由计数器 CNT1 来计算基准频率的上升沿个数，即周期数。输入一个被测信号，它由计数器 CNT2 来测量周期数。两个信号在同一个使能信号 EN（使能信号时间为 12s）下开始计数，计数完后，存储计数结果，由（CNT1 * 10）可以算出具体的计数时间（单位 ns），再由(（CNT1 * 10ns）/CNT2 )*109 可算得被测信号频率，单位 Hz。测量占空比：同样由 CNT1 测量基准信号 100MHz 的周期数，使能信号还是 EN。CNT3 测量的也是 100MHz，但是它的使能信号是在 EN 使能时，有被测信号时且被测信号为高电平时计数，测得的是被测信号高电平中 100MHz 周期数的个数，即在一段时间内，高电平的计数个数占总计数个数的比例。所以占空比计算公式为 CNT3/CNT1 *100。测量相位差：CNT3 同前。CNT4 测量的也是 100MHz，但它的使能信号为当被测信号 1 为高电平，被测信号 2 为低电平。即被测信号 1 超前被测信号 2 的部分计数。用 CNT4/CNT3 *180 即被测信号 1 和被测信号 2 的相位差，但有一个限制，就是被测信号 1 和被测信号 2 的占空比都为 50%。原理图：原理图仿真：频率：占空比：相位差：mySZQLJ ：下载用的顶层文件test ：仿真用的顶层文件KEY ：按键模块，用于按键消抖DFF1 ：D 触发器，用于等待被测信号上升沿PL ：用于产生测试信号LPM_PLL ：用 LPM 生成的锁相环，用于倍频couter32 ：32 位计数器process ：用于选择数据输出及数据计算MUX ：4 选 1 选择器，选择输出计数器的值SMG ：驱动 4 个 7 段数码管mySZPLJ 顶层文件KEY 模块加入按键模块是为了防止按键抖动，同时实现 TOGGLE，即按一下开始计数，再按一下计数结束。DFF1 模块