基于VHDL的循环码编译码器的设计 毕业论文.doc

毕业设计报告（论文） 报告（论文）题目：基于 vhdl 的循环码编译码 器的设计 作者所在系部： 电子工程系 作者所在专业： 通信工程 作者所在班级： b08232 作 者 姓 名 ： 作 者 学 号 ： 指导教师姓名： 完 成 时 间 ： 2012 年 6 月 15 日 北华航天工业学院教务处制 毕业设计（论文）任务书（理工类） 学生姓名： 专 业： 通信工程 班 级： b08232 学 号： 指导教师： 职 称： 副教授 完成时间： 2012.6 毕业设计（论文）题目： 基于 vhdl 的循环码编译码器的设计 纵向课题（ ） 理论研究（ ）教师科研 课 题 横向课题（ ） 应用研究（ ） 教师自拟课题（） 应用设计（）题目来源 学生自拟课题（ ） 题目类型 其 他（ ） 注：请直 接在所属 项目括号 内打 “” 总体设计要求及技术要点： 基本设计要求： 对不同的设计方法进行分析和比较，选择优化的设计方法，利用 vhdl 分别设计 （15 ， 7）bch 码的编码器和译码器，并能够对两部分进行单独仿真调试，实现其相 应的功能。 较高设计要求： 在实现基本功能的基础上，通过设计信源编码器、模拟信道产生误码，将信源编 码器、编码器、误码产生电路和译码器连接起来，实现对整个编译码系统的仿真和性 能的分析比较。 工作环境及技术条件： pc 机 1 台、quartus ii 7.0 编译环境 信道编码尤其是循环码理论基础、eda 技术开发基础 工作内容及最终成果： 方案论证、画出组成方框图； 画出系统工作的时序图； 设计组成系统的各单元电路； 完成整个系统的设计； 进行部分电路的时序仿真，并对仿真结果进行分析； 完成整个系统的仿真调试和性能分析； 撰写毕业设计论文； 其他。 时间进度安排： 第七学期第六周 根据学生选择情况，完成双向选择，下达毕业设计任务书； 第七学期六十五周 教师指导学生查阅文献，撰写开题报告，准备外文译文、 文献综述； 第七学期第十六周 论证学生的开题报告，确定能否开始毕业设计； 第八学期五周 搜集相关资料，深入学习相关理论知识及开发工具等内容； 第八学期六七周 确定毕业设计方案，论述课题要求及涉及到的理论，画出 系统原理草图； 第八学期第八十四周 模块功能分析、功能设计、程序编写、调试编译、功 能验证分析； 第八学期第十五十七周 论文编写、修改等工作；毕业设计资料整理归档。 指导教师签字： 年 月 日 教研室主任意见： 教研室主任签字： 年 月 日 本科生毕业设计（论文）原创性及知识产权声明 本人郑重声明：所呈交的毕业设计（论文） 基于 vhdl 的循环码编译码器的设 计 是本人在指导教师的指导下，独立进行研究工作取得的成果。除文中已经注明引用的内 容外，本设计（论文）不含任何其他个人或集体已经发表或撰写过的作品或成果。对本 设计（论文）的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。因本毕 业设计（论文）引起的法律结果完全由本人承担。 本毕业设计（论文）成果归北华航天工业学院所有。本人遵循北华航天工业学院有 关毕业设计（论文）的相关规定，提交毕业设计（论文）的印刷本和电子版本。本人同 意北华航天工业学院有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与 阅览服务；可以采用影印、缩印、数字化或其它复制手段保存论文；在不以营利为目的 的前提下，可以公布非涉密毕业设计（论文）的部分或全部内容。 特此声明 毕业设计（论文）作者： 指导教师： 年 月 日 年 月 日 i 摘 要 在本次设计中，使用 quartus ii 7.0 为系统开发平台，硬件描述语言 vhdl 为 主要设计手段，以可编程逻辑器件为实现载体，设计方案中，从循环码编译码的原 理出发，论证了 bch 码编译码系统的设计方案，并利用 vhdl 语言加以实现。所设计 的系统可以完成 bch 码编码以及两位错码的纠错译码。依据设计方案和设计平台完 成了程序编写和程序调试，通过运行程序及时序波形的仿真有效验证了设计的正确 性，初步实现了设计目标。 关键词 vhdl bch 码 编码器 译码器 ii abstract this design takes the quartus ii 7.0 as the system development platform, and takes hardware description language vhdl as the main design means. it also uses programmable logic devices for the realization of the carrier。 in the design, it starts from the principle of cyclic code encoding and decoding, demonstrated the design of bch codes encoding and decoding system, and then achieves with the vhdl language. the system designed can completed bch codes encoding and of which the error correction decoding even with two errors. programming and debugging is completed in accordance with the design and design platform in this design. besides, it validates the correctness of the design effectively through running the program and the timing waveform simulation, and achieve the design goals preliminarily. key words vhdl bch code encoder decoder iii 目 录 摘 要 .i 第 1 章 绪论 .1 1.1 设计目的和要求 1 1.2 背景及国内外研究概况 1 1.3 本次设计完成的主要工作 2 第 2 章 eda 技术 3 2.1 eda 概述 .3 2.2 vhdl 语言介绍 3 2.3 vhdl 语言的特点 4 2.4 可编程逻辑器件 5 2.5 quartus ii 概述 .6 2.6 quartus ii 数字系统开发流程 .7 2.7 小结 8 第 3 章 常用循环码简介 .9 3.1 循环码 9 3.2 r-s 码 10 3.3 非本原 bch 码 .10 3.4 小结 .11 第 4 章 基于 bch 码设计原理 12 4.1 编码器设计原理 .12 4.2 译码器设计原理 .13 4.2.1 由接收多项式 r(x)求伴随式 s13 4.2.2 由伴随式求出错误位置 15 4.2.3 搜索法译码原理 17 iv 4.3 主模块电路设计方框图 .18 4.3.1 编码器电路 18 4.3.2 综合计算电路 18 4.3.3 迭代译码算法电路 19 4.3.4 钱氏搜索译码电路 19 4.3.5 差错定位电路 20 4.3.6 译码器电路（双纠错码） 20 4.4 小结 .21 第 5 章 程序设计实现 22 5.1 程序设计总流程图 .22 5.2 编码器顶层文件主程序 .23 5.3 译码器顶层文件主程序 .24 5.4 编码器顶层文件生成模块 .27 5.5 译码器顶层文件生成模块 .28 5.6 编码器仿真图 .28 5.7 译码器仿真图 .29 5.8 小结 .30 第 6 章 结论 31 致 谢 32 参考文献 33 附 录 34 附录 1 .34 附录 2 .43 1 基于 vhdl的循环码编译码器的设计 第 1章 绪论 1.1 设计目的和要求 bch 码是一种重要而有效的纠正多个随机错误的循环码。它的纠错能力很强,在短和 中等码长下,其性能很接近于理论值,并且构造方便,编码简单。因此,在通信领域中,bch 码的应用极为广泛。 本设计中将一组循环码输入，并且能编码，再纠错，再到解码输出的一个过程。 (15,7)码是距离 d= 5 的本原 bch 码,它能有效的纠正 2 位随机错误。对不同的设计方法 进行分析和比较，选择优化的设计方法，利用 vhdl 分别设计（15，7）bch 码的编码器 和译码器，并能够对两部分进行单独仿真调试，实现其相应的功能。 作为通信工程专业的学生，通过这次循环码编译码方面的毕业设计，可以提高本人 对编码领域及通信电路设计领域的认识，有利于培养我在通信编码方面的设计能力。一 人一题特别有利于锻炼我独立分析问题和解决问题的能力。设计过程的复杂加老师的严 格要求有益于培养本人严谨的工作作风。 1.2 背景及国内外研究概况 提高信息传输的可靠性和有效性，始终是通信工作所追求的目标。纠错码是提高信 息传输可靠性的一种重要手段。1948 年香农（shannon）在他的开创性论文“通信的数 学理论”中，首次阐明了在有扰信道中实现可靠通信的方法，提出了著名的有扰信道编 码定理，奠定了纠错码的基石。根据香农的思想，研究者先后给出了一系列设计好码和 有效译码的方法。以后，纠错码受到了越来越多的通信和数学工作者，特别是代数学家 的重视，使纠错码无论在理论上还是在实际中都得到了飞速发展，比如 bch、卷积码， turbo 码、ldpc 码等。 2 bch 码译码算法的研究一直是编解码领域的主要研究课题,至今已经提出了多种译码 算法。但是这些传统的译码算法用硬件实现较为复杂,而且延时比较严重。而一种码在实 际中能否得到广泛的应用,往往取决于译码器是否精简、快速。文中将讨论一种简单、快 速的 bch 译码器的 vhdl 设计方法。 现代数据传输通信中,常常因传输差错造成误码错码,尤其在无线通信中,空中的突发 或随机干扰噪声会造成编码差错。为了提高传输的正确率,往往采用一些校验方法,以检 验纠正传输差错。通信中校验的方法很多,如 bch、卷积码，turbo 码、ldpc 码等，其中 的 bch 编码有其独特的优点:它的纠错能力很强，特别在短和中等码长下，其性能很接近 于理论值，构造方便，编码简单，不仅可以检纠突发性错误,还能检纠随机差错。因此, 在通信系统中得到广泛应用，如在我国地面数字电视广播标准中就选用了 bch（762.752）码。 循环码是在严密的代数理论基础上建立起来的，是线性分组码的一种。这种码的编 码和解码设备都不太复杂，而且纠错的能力较强。顾名思义，循环码除具有线性码的一 般性质之外，还有循环性，即任一码组循环移位以后，仍为该码中的一个码组。 从信道编码定理的公式出发，不强调物理意义，只是从数学角度分析如何使不等式 左边的 减小。 是负指数函数，从数值看欲减小 可走增大码长 n 或增大可靠性函数epe ep e(r)两条路。而想增大 e（r）又有加大信道容量 c 或减小码率 r 两条路。 对于同样的码率 r，信道容量大的，其可靠性函数 e（r）也大；若信道容量 c 不变， 码率减小时其可靠性函数 e(r)增大。 1.3 本次设计完成的主要工作 本文设计中主要包括以下内容： 方案论证、画出组成方框图； 画出系统工作的时序图； 设计组成系统的各单元电路； 完成整个系统的设计； 进行部分电路的时序仿真，并对仿真结果进行分析； 完成整个系统的仿真调试和性能分析； 撰写毕业设计论文。 3 第 2章 eda 技术 2.1 eda概述 eda 是电子设计自动化(electronic design automation)的缩写,在 20 世纪 90 年代 初从计算机辅助设计(cad)、计算机辅助制造(cam)、计算机辅助测试(cat)和计算机辅助 工程(cae)的概念发展而来。eda 技术是在电子 cad 技术基础上发展起来的计算机软件系 统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化 技术的最新成果，进行电子产品的自动设计。 eda 技术就是以计算机为工具，设计者在 eda 软件平台上，用硬件描述语言 hdl 完 成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布 线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。典型的 eda 工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计 者在 eda 平台上完成的针对某个系统项目的 hdl、原理图或状态图形描述，针对给定的 硬件系统组件，进行编译、优化、转换和综合，最终获得欲实现功能的描述文件。综合 器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬 件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。 综合过程就是将电路的高级语言描述转换低级的、可与目标器件 fpga/cpld 相映射的网 表文件。 电 子 设 计 自 动 化 的 重 要 特 征 就 是 要 求 采 用 形 式 化 语 言 来 描 述 硬 件 电 子 电 路 的 功 能 ， 即 使 用 硬 件 描 述 语 言 来 描 述 硬 件 电 子 电 路 。 目 前 ， 作 为 硬 件 描 述 语 言 之 一 的 vhdl（ very_high_speed integrated circuit hardware description language） 已 经 成 为 各 家 eda 工 具 和 集 成 电 路 厂 商 所 普 遍 认 同 和 共 同 推 广 的 标 准 化 硬 件 描 述 语 言 。 2.2 vhdl语言介绍 vhdl 的英文全名是 very-high-speed integrated circuit hardware description 4 language，诞生于 1982 年。1987 年底，vhdl 被 ieee 和美国国防部确认为标准硬件描述 语言。 vhdl 主 要 用 于 描 述 数 字 系 统 的 结 构 、 行 为 、 功 能 和 接 口 。 除 了 含 有 许 多 具 有 硬 件 特 征 的 语 句 外 ， vhdl 的 语 言 形 式 和 描 述 风 格 与 句 法 是 十 分 类 似 于 一 般 的 计 算 机 高 级 语 言 。 vhdl 的 程 序 结 构 特 点 是 将 一 项 工 程 设 计 ， 或 称 设 计 实 体 （ 可 以 是 一 个 元 件 ， 一 个 电 路 模 块 或 一 个 系 统 ） 分 成 外 部 （ 或 称 可 视 部 分 即 端 口 )和 内 部 （ 或 称 不 可 视 部 分 ） ， 即 涉 及 实 体 的 内 部 功 能 和 算 法 完 成 部 分 。 在 对 一 个 设 计 实 体 定 义 了 外 部 界 面 后 ， 一 旦 其 内 部 开 发 完 成 后 ， 其 他 的 设 计 就 可 以 直 接 调 用 这 个 实 体 。 这 种 将 设 计 实 体 分 成 内 外 部 分 的 概 念 是 vhdl 系 统 设 计 的 基 本 点 。 随 着 信 息 技 术 的 不 断 发 展 ， 电 子 技 术 面 临 着 严 峻 的 挑 战 ， 为 了 跟 上 快 速 变 化 的 步 伐 ， 电 子 产 品 的 设 计 不 得 不 非 常 快 。 模 拟 设 计 依 然 是 很 特 殊 的 职 业 ， 数 字 设 计 已 变 得 非 常 依 赖 于 计 算 机 辅 助 设 计 设 计 自 动 化 （ da） 或 电 子 设 计 自 动 化 （ eda） 。 2.3 vhdl语言的特点 vhdl 语 言 能 够 成 为 标 准 化 的 硬 件 描 述 语 言 并 获 得 广 泛 应 用 ,它 自 身 必 然 具 有 很 多 其 他 硬 件 描 述 语 言 所 不 具 备 的 优 点 。 归 纳 起 来 ,vhdl 语 言 主 要 具 有 以 下 优 点 ： 1. vhdl 语 言 功 能 强 大 ,设 计 方 式 多 样 vhdl 语 言 具 有 强 大 的 语 言 结 构 ,只 需 采 用 简 单 明 确 的 vhdl 语 言 程 序 就 可 以 描 述 十 分 复 杂 的 硬 件 电 路 。 同 时 ,它 还 具 有 多 层 次 的 电 路 设 计 描 述 功 能 。 此 外 ,vhdl 语 言 能 够 同 时 支 持 同 步 电 路 、 异 步 电 路 和 随 机 电 路 的 设 计 实 现 ,这 是 其 他 硬 件 描 述 语 言 所 不 能 比 拟 的 。 vhdl 语 言 设 计 方 法 灵 活 多 样 ,既 支 持 自 顶 向 下 的 设 计 方 式 ,也 支 持 自 底 向 上 的 设 计 方 法 ； 既 支 持 模 块 化 设 计 方 法 ,也 支 持 层 次 化 设 计 方 法 。 2. vhdl 语 言 具 有 强 大 的 硬 件 描 述 能 力 vhdl 语 言 具 有 多 层 次 的 电 路 设 计 描 述 功 能 ， 既 可 描 述 系 统 级 电 路 ,也 可 以 描 述 门 级 电 路 ； 描 述 方 式 既 可 以 采 用 行 为 描 述 、 寄 存 器 传 输 描 述 或 者 结 构 描 述 ， 也 可 以 采 用 三 者 的 混 合 描 述 方 式 。 同 时 ， vhdl 语 言 也 支 持 惯 性 延 迟 和 传 输 延 迟 ， 这 样 可 以 准 确 地 建 立 硬 件 电 路 的 模 型 。 vhdl 语 言 的 强 大 描 述 能 力 还 体 现 在 它 具 有 丰 富 的 数 据 类 型 。 vhdl 语 言 既 支 持 标 准 定 义 的 数 据 类 型 ， 也 支 持 用 户 定 义 的 数 据 类 型 ， 这 样 便 会 给 硬 件 描 述 带 来 较 大 的 自 由 度 。 5 3. vhdl 语 言 具 有 很 强 的 移 植 能 力 vhdl 语 言 很 强 的 移 植 能 力 主 要 体 现 在 :对 于 同 一 个 硬 件 电 路 的 vhdl 语 言 描 述 , 它 可 以 从 一 个 模 拟 器 移 植 到 另 一 个 模 拟 器 上 、 从 一 个 综 合 器 移 植 到 另 一 个 综 合 器 上 或 者 从 一 个 工 作 平 台 移 植 到 另 一 个 工 作 平 台 上 去 执 行 。 4. vhdl 语 言 的 设 计 描 述 与 器 件 无 关 采 用 vhdl 语 言 描 述 硬 件 电 路 时 ,设 计 人 员 并 不 需 要 首 先 考 虑 选 择 进 行 设 计 的 器 件 。 这 样 做 的 好 处 是 可 以 使 设 计 人 员 集 中 精 力 进 行 电 路 设 计 的 优 化 ,而 不 需 要 考 虑 其 他 的 问 题 。 当 硬 件 电 路 的 设 计 描 述 完 成 以 后 ,vhdl 语 言 允 许 采 用 多 种 不 同 的 器 件 结 构 来 实 现 。 5. vhdl 语 言 程 序 易 于 共 享 和 复 用 vhdl 语 言 采 用 基 于 库 (library)的 设 计 方 法 。 在 设 计 过 程 中 ,设 计 人 员 可 以 建 立 各 种 可 再 次 利 用 的 模 块 ,一 个 大 规 模 的 硬 件 电 路 的 设 计 不 可 能 从 门 级 电 路 开 始 一 步 步 地 进 行 设 计 ,而 是 一 些 模 块 的 累 加 。 这 些 模 块 可 以 预 先 设 计 或 者 使 用 以 前 设 计 中 的 存 档 模 块 ,将 这 些 模 块 存 放 在 库 中 ,就 可 以 在 以 后 的 设 计 中 进 行 复 用 。 由 于 vhdl 语 言 是 一 种 描 述 、 模 拟 、 综 合 、 优 化 和 布 线 的 标 准 硬 件 描 述 语 言 ,因 此 它 可 以 使 设 计 成 果 在 设 计 人 员 之 间 方 便 地 进 行 交 流 和 共 享 ,从 而 减 小 硬 件 电 路 设 计 的 工 作 量 ,缩 短 开 发 周 期 。 2.4 可编程逻辑器件 可 编 程 逻 辑 器 件 英 文 全 称 为 ： programmable logic device 即 pld。 pld 是 由 一 种 通 用 集 成 电 路 产 生 的 ， 它 的 逻 辑 功 能 按 照 用 户 对 器 件 编 程 来 确 定 。 一 般 的 pld 的 集 成 度 很 高 ， 足 以 满 足 设 计 一 般 的 数字系统的 需 要 。 这 样 就 可 以 由 设 计 人 员 自 行 编 程 而 把 一 个 数 字 系 统 “集 成 ”在 一 片 pld 上 ， 而 不 必 去 请 芯 片 制 造 厂 商 设 计 和 制 作 专 用 的 集成电路芯片了 。 可 编 程 逻 辑 器 件 的 两 种 主 要 类 型 是 现 场 可 编 程 门 阵 列 （ fpga） 和 复 杂 可 编 程 逻 辑 器 件 （ cpld） 。 这 两 类 可 编 程 逻 辑 器 件 中 ， fpga 提 供 了 最 高 的 逻 辑 密 度 、 最 丰 富 的 特 性 和 最 高 的 性 能 。 现 在 最 新 的 fpga 器 件 ， 如 xilinx virtex 系 列 中 的 部 分 器 件 ， 可 提 供 八 百 万 “系 统 门 “（ 相 对 逻 辑 密 度 ） 。 这 些 先 进 的 器 件 还 提 供 诸 如 内 建 的 硬 连 线 处 理 器 （ 如 ibm power pc） 、 大容量存储器、 时 钟 管 理 系 统 等 特 性 ， 并 支 持 6 多 种 最 新 的 超 快 速 器 件 至 器 件 （ device-to-device） 信 号 技 术 。 fpga 被 应 用 于 范 围 广 泛 的 应 用 中 ， 从 数 据 处 理 和 存 储 ， 以 及 到 仪 器 仪 表 、 电 信 和 数字信号处理等 。 与 此 相 比 ， cpld 提 供 的 逻 辑 资 源 少 得 多 ， 最 高 约 1 万 门 。 但 是 ， cpld 提 供 了 非 常 好 的 可 预 测 性 ， 因 此 对 于 关 键 的 控 制 应 用 非 常 理 想 。 pld 与 一 般 数 字 芯 片 不 同 的 是 ： pld 内 部 的 数 字 电 路 可 以 在 出 厂 后 才 规 划 决 定 ， 有 些 类 型 的 pld 也 允 许 在 规 划 决 定 后 再 次 进 行 变 更 、 改 变 ， 而 一 般 数 字 芯 片 在 出 厂 前 就 已 经 决 定 其 内 部 电 路 ， 无 法 在 出 厂 后 再 次 改 变 ， 事 实 上 一 般 的 模 拟 芯 片 、 混 讯 芯 片 也 都 一 样 ， 都 是 在 出 厂 后 就 无 法 再 对 其 内 部 电 路 进 行 调 修 。 2.5 quartus ii概述 quartus ii 是 altera 公司在 21 世纪初推出的 cpld/fpga 集成开发环境，是该公司 前一代 cpld/fpga 集成开发环境 max+pus ii 的更新换代产品。quartus ii 提供了一种 与结构无关的设计环境，其界面使设计者能方便地进行设计输入、快速处理和器件编程。 quartus ii 还包含许多十分有用的参数化的模块库，它们是复杂或高级系统构建的重要 组成部分。quartus ii 加强了网络功能，它具有最新的 internet 技术，设计人员可以 直接通过 internet 获得 altera 的技术支持。 quartus ii 软件包是 altera 公司专有知识产权的开发软件，适用于大规模逻辑电 路设计。其界面友好，集成化程度高，易学、易用，深受业界人士好评。q uartus ii 软件的设计流程概括为设计输入、设计编译、设计仿真和设计下载等过程。该软件支持 多种编辑输入法，包括图形编辑输入法，vhdl、verilog、hdl 和 ahdl 的文本编辑输入 法，符号编辑输入法，以及内存编辑输入法。 与 max+plus ii 相比，q uartus ii 设计软件增加了网络编辑功能，提升了调试能 力，解决了潜在的设计延迟，同时其直观易用的接口，深受数字系统设计者的青睐。 quartus ii 开发系统具有以下主要特点。 1. quartus ii 可以产生并识别 edif 网络表文件、vhdl 网络表文件和 verilog hdl 网络表文件，为第三方 eda 工具提供了方便的接口。 2. quartus ii 支持一个工作组环境下的设计要求，包括支持基于 internet 的协 作设计，与 cadence、exemplar logic、mentor graphics、synopsys 和 synplicity 等 eda 供应商的开发工具相兼容。 7 3. quartus ii 作为一种设计环境，除支持 altera 的 apex20ke、apex20kc、apex ii、arm-based excalibur 嵌入处理方案、mercury、stratix、flex10ke 和 acex1k 外，还支持 max3000a 和 max7000 系列乘积项器件。 4. quartus ii 增加了一个新的快速适配器编译选项，可保留最佳性能的设置，加 快了编译过程，可缩短 50%的编译时间，对设计性能的影响最小。 2.6 quartus ii数字系统开发流程 用 quartus ii 软 件 进 行 数 字 系 统 开 发 的 流 程 如 包 括 以 下 步 骤 。 如 图 2-1 所 示 。 图 2-1 quartus ii 设 计 开 发 流 程 （ 1） 设 计 输 入 ： 包 括 原 理 图 输 入 、 hdl 文 本 输 入 、 edif 网 表 输 入 、 波 形 输 入 等 几 种 方 式 。 （ 2） 编 译 ： 先 根 据 设 计 要 求 设 定 编 译 方 式 和 编 译 策 略 ， 如 器 件 的 选 择 、 逻 辑 综 合 方 式 的 选 择 等 ； 然 后 根 据 设 定 的 参 数 和 策 略 对 设 计 项 目 进 行 网 表 提 取 、 逻 辑 综 合 、 器 件 适 配 ， 并 产 生 报 告 文 件 、 延 时 信 息 文 件 及 编 程 文 件 ， 供 分 析 、 仿 真 和 编 程 使 用 。 （ 3） 仿 真 与 定 时 分 析 ： 仿 真 和 定 时 分 析 均 属 于 设 计 校 验 ， 其 作 用 是 测 试 设 计 的 逻 辑 功 能 和 延 时 特 性 。 仿 真 包 括 功 能 仿 真 和 时 序 仿 真 。 定 时 分 析 器 可 通 过 三 种 不 同 的 分 析 模 式 分 别 对 传 播 延 时 、 时 序 逻 辑 性 能 和 建 立 、 保 持 时 间 进 行 分 析 。 （ 4） 编 程 与 验 证 ： 用 得 到 的 编 程 文 件 通 过 编 程 电 缆 配 置 pld， 加 入 实 际 激 励 ， 8 进 行 在 线 测 试 。 在 设 计 过 程 中 ， 如 果 出 现 错 误 ， 则 需 重 新 回 到 设 计 输 入 阶 段 ， 改 正 错 误 或 调 整 电 路 后 重 新 测 试 。 2.7 小结 本 章 介 绍 了 vhdl 语 言 的 特 点 及 仿 真 软 件 工 具 quartus ii 的 简 单 介 绍 及 其 数 字 系 统 开 发 流 程 ， vhdl 语 言 具 有 众 多 的 优 点 ， 受 到 业 内 人 士 尤 其 是 通 信 领 域 的 喜 爱 ， 应 用 广 泛 ； quartus ii 软 件 可 理 解 为 是 max+plus ii 的 加 强 版 ， 具 有 更 强 更 直 观 的 仿 真 能 力 和 效 果 ， 有 兼 容 性 强 等 更 完 善 的 特 点 ， 本 次 设 计 也 主 要 使 用 vhdl 语 言 进 行 代 码 编 写 ， quartusii 软 件 进 行 模 拟 仿 真 。 9 第 3章 常用循环码简介 3.1 循环码 循环码是在严密的代数学理论基础上建立起来的，是线性分组码的一种。这种码的 编码和解码设备都不太复杂，而且纠错的能力较强。顾名思义，循环码除具有线性码的 一般性质之外，还具有循环性，即任一码组循环移位以后，仍为该码中的一个码组。 在代数编码理论中，为了便于计算，经常将循环码表示成码多项式的形式，设码组 为 ，则码多项式定义如下：),(0121aan 0121)( axaxxtn 在循环码除全“0”码组外，再没有连续 k 位均为“0”的码组，即连“0”的长度最 多只有 位。否则，在经过若干次循环移位后将得到一个 k 位信息位全为“0” ，但)1(k 监督位不全为“0”的一个码组。因此， 必须是一个常数项不为“0”的 次多)(xg )(kn 项式，而且这个 还是这种码中次数为 的唯一一个多项式，称这唯一的)(xgkn 次多项式 为码的生成多项式。一旦确定了 ，则整个 循环码就被确)(kn )(xg),( 定了。由此，可以写出循环码的生成矩阵 g. 通常这时得到的循环码的生成矩阵不是典型矩阵，可通过线性变换转为典型矩阵， 则循环码组可写成： )()(21xgaxtknn )1(xgxag 所有的码组多项式 都可被 整除，而且任意一个次数不大于 的多项式)(x)(g )1(k 乘 都是码多项式，该条性质用于编码，还可用于验证接收码组是否出错。)(xg 由于任一循环码多项式 都是 的倍式，故可写成 ，而)(t)(x )()(xghxt 本身也是一个码组，即有 。由于 是一个 次多项式，故)( gx )(kn 是一个 n 次多项式，在模 运算下，也是该编码中的一个许用码组。可以写成xtxk 1n ，又由于等式左端分子和分母都是 n 次多项式，故 。因此，)()(xq 1)(xq 上式可化成 。最后，可得到 。由此说明，)(1xtn )(1hxgk 10 应该是 的一个因子。)(xg1n 3.2 r-s码 r-s 码以它的发现者理得（reed）和索罗蒙（solomon）的姓氏开头字母命名，是 bch 码最重要的一种子类（q 进制 bch 码） 。r-s 码的每个码元取值于 q 元符号集 ，使用时通常选取 q 为 2 的幂次 ，使 q 元符号集的所有非,021q )2(mq 零元素 是基于某个 m 次本原多项式 扩域的元素。编码时，每 m0 gf 个信息比特映射为一个 q 进制码元， 便于与具有 4，8，16，32点数的 psk 或)( qam 调制信号集相匹配。近年来采用最多的是 m=8，即 进制的 r-s 码，以便256q 将整个 8bit 字节变为 r-s 码的一个码元。 本原 r-s 码具有如下参数： 码长 ，校验位 n-k=2t，最小距离 ，生成多项式1qn 1minkd0122)(,)()( axxaaxxaxg knkt 式中， 的各次系数 对照 可知，rs22,1,0qin mid 码是极大最小距离码，从这种码的 n、k 值立即可断定其纠错能力 )(intitmi kd r-s 码的重量分布是已知的。在码重多项式第 i 次项的系数是： min01,)()1(min mindqqadj djijiini 3.3 非本原 bch码 非本原 bch 码与本原 bch 码的主要区别在于采用的根是否是本原元。本原多项式的 根 的阶 ，因此给定 n 后即可知道本原多项式的次数 m，从而得到扩域12mn ；而非本原多项式的根 的阶 n 是 的因式，给定 n 后还需要计算 m。)(gf12m 若码长 ，但 n 是 的因子； 是 域中的一个 n 阶元素但不是m)(gf 本原元；设 是以 为根的最低次多项式，则用 生成的循环码称为非)(xgt2, (xg 本原 bch 码。 11 给定码长 n 和纠错能力 t 后，二进制非本原 bch 码的构造方法如下： （1） 找出满足 n 是 的因子的最小 m 值。12m （2） 找出一个 m 阶本原多项式 ，生成二元扩域 。)(xp)2(mgf （3） 求出 的根 ，找出一个 n 阶的非本原元 ， 。)(xpn1 （4） 计算 对应的最小多项式 ，并计算生成1253,t )(,)(,221xxt 多项式 。)(,)(,)( 23xlcmgt bch 码的基本特点是其生成多项式 包含 2t 个连续幂次的根。若生成多项式含有g 2t 个连续幂次的根，则该码的最小距离 ，也就是说该码纠错能力是1tdm ，bch 的出现为通信系统设计者们在纠错能力、码长和码率的选择和控tdm2)1(int 制上提供了很大的灵活性，一旦要求的纠错能力 t 给定，只要算出 2t 个连续幂次的根所 对应的多项式作为生成多项式，就可以得到纠错能力符合要求的码。 3.4 小结 本章主要对循环码、r-s 码、非本原 bch 码做了简单介绍，同时也做了简单的分析 比较，对本次设计优化方法选择起到关键作用，有关本原 bch 码的介绍在下一章中有详 细的内容，本原 bch 码也是循环码中最具特殊性的码类之一，主要考虑本原 bch 码的计 算量小的特点，本次设计中应用的是本原 bch 码。下面讨论的就是(15,7)本原 bch 码编 译码器的 vhdl 设计。 12 第 4章 基于 bch码设计原理 4.1 编码器设计原理 bch（bose chaudhuri hocquenghem）码是循环码中的一大子类，它可以是二进制 码，也可以是非二进制码。本次设计中主要讨论二进制本原 bch 码。 二进制本原 bch 码具有下列参数 ，式中 ,和纠错能力 12mintdk)3(m 是任意正整数。bch 码的基本特点是其生成多项式 包含 个连续幂次的)2(1mt )(xgt2 根。若生成多项式含有 个连续幂次的根，则该码的最小距离 ，也就是说该t2 1mind 码纠错能力是 。bch 码的出现为通信系统设计者们在纠错能力、码长和d1intmi 码率的选择和控制上提供了很大的灵活性，一旦要求的纠错能力 t 给定，只要算出 个t2 连续幂次的根所对应的多项式作为生成多项式，就可能得到纠错能力符合要求的码。 已知码长 n 及纠错能力 t，二元本原 bch 码具体的设计步骤如下： 1. 由关系 算出 m，表查找 m 次本原多项式 ，用它产生一个 扩12 )(xp)2(mgf 域。 2. 以本原多项式 的根为本原元 ，分别计算 2t 个连续幂次根 所)(xpt2, 对应的二元域上的最小多项式 。)(,221xmmt 3. 计算这些最小多项式的最小公倍式，得到生成多项式为 。)(221lcmxgt 4. 用关系式 ，导出系统码字 ，也可利用)(rkn )()(xrx 编出 bch 码字。)(xgmxc 根据课题要求利用 vhdl 分别设计 bch 码的编码器和译码器，代入上式，得)7,15( ，计算出 即（111010001）,导出5,27,415dtkn 14678xxg 系统码字 ,将 从 0000000 到 1111111 分别代入，得部份)()(xrx0123456m 13 系统码字为 4.2 译码器设计原理 bch 码是一种循环码，因此线性分组码和循环码的译码方法对 bch 码同样适用，其 中伴随式译码仍是最为通用的译码方法。译码的具体步骤与循环码一样，包括： 1.由接收多项式 计算出伴随式 s。)(xr 2.由伴随式找出错误图样 。)(e 3.由 得到发送码字的估值，完成译码。如果是非系统码，还须由)(rxc 计算出信息多项式 。)(gm)(xm 但鉴于 bch 码自身的结构特点，bch 码的译码方法也具有一些特殊性。 4.2.1 由接收多项式 r(x)求伴随式 s 设 bch 码的码多项式为 由01221)( cxcxcxcnn 1101001001000)(xc 14 知，若 是生成多项式 的根，则必是 的根，因此)()(xghc)21(tii)(xg)(xc （4-01)21 cccc iinnii 1）写成矩阵形式为 )(210tniin （4-2）设 ，代入式（4-2） ，得到ti （4-3）即 ca=0，将上式与0)()()( 121321223210 ntnnttncca 相比较可以看出，式（4-3）中的矩阵 a 等效为校验矩阵0()(tttghmch 的转置，即 bch 码的校验矩阵为 （4-4） 12212321)()(1)(nttt ntn 如果 是 的共轭元，则当且仅当 时，有 。也就是说，如果码ji 0ic0jc 字序列 c 和 h 矩阵第 i 行的内积为零，则 c 和 h 的第 j 行的内积也为零，因此可消去 h 的第 j 行。于是 bch 码的校验矩阵 h 可以改写成为 12121232)()(nttt nt （4-5） 设接收多项式 （4-)()( 0121 xecrxxrxrnn 6） 该接收多项式的伴随式为 ，将式（4-5）和式（4-6）代入ttrhss),(21 s，得 tirrr njjiiiinini 21,)(100)2()1( （4-7）由此求出伴随式的各个分量。 考虑码长 n 为 15，纠 2 个错误的 bch 码。令 为 的本原元，则该码的奇偶)(4gf 15 校验矩阵为 。利用 的四维向量 423963027418512963 119764 h )2(4gf 表示法和等式 ，将 h 的每个元素都表示为它所对应的四维向量，得到该码的二进15 制奇偶校验矩阵如下： 。 011011h 接收多项式 ，接收多项式的伴随式)()(11314 xecrxrxr ， 。thss,(4321 41,013 irs iiiii 4.2.2 由伴随式求出错误位置 由于错误图样和伴随式一一对应，求出伴随式理论上就知道了错误位置。如前所述， 与线性分组码中介绍的查表法译码原理一样，利用标准阵的陪集首与伴随式的关系，将 其制成表格，在求得了伴随式后，通过查表就可以得到所对应的错误图样。 标准阵中的陪集首通常按照错误的个数从小到大排列。对于 循环码，产生 1 个),(kn 传输错误的错误样图个数为 ，产生 i 个的个数为 ，等等。当码长 n 比较小且纠错1ncinc 能力 t 较小时，查表法简单有效。但是随着 n 和 t 的增大，查表法将变得复杂，这时可 以采用通过求解错误位置多项式的方法来确定错误位置，从而避免复杂的查表过程。 bch 码伴随式的各个分量 可以表示为 （4-is )()(iiiii ecrs 8） 假设 已由式（4-7）求出。设 在 位置上出错，即is )(xevjjx,21 （4-vjjj jxxev 210,)(21 16 9）将（4-9）代入式（4-8） ，得 ,为方便起见，令 tjtjtjt jjj jvvvss 2222 22221 )()()(11 ，则上式可化简得 （4-vlljl1,tttt vvs22222211 10） 式（4-10）中列出了 个方程，其中 是 个已知数， 是 vt ts21, ,21 个未知数，需要求解这个非线性方程，从而得到错误位置数 。而实际上任何v,21 一种解方程的方法就是一种译码算法。下面用迭代算法解答（4-10）式。 首先定义一个错误位置多项式 ，它的根是错误位置的倒数 ，即)(x 112,v （4- vv xxx 210211()()( 11）将式（4-10）的乘积展开，比较等式两边同幂次的系数，有vv vv2113210 （4-12） 式 4-10）给出了 与 的关系，式（4-11）给出了 与 的关系，将两者结合起来并isl ll 利用式（4-10）式（4-12）可以得到 与 的关系isl03021211312 sssvvvv （4-13） 称为牛顿恒等式。如果 和错误个数 v 已知，则利用上述 v 个方程组即可求出 v 个未知is 数；如果 v 未知，假设 v=t，根据自回归建模技术，可以由伴随式构造出一个矩阵，利 17 用前 t 个伴随式来得到下一个伴随式，经过数学运算，可得到有 t 个未知数的 t 个方程 构成的一个线性方程组，用矩阵表示为 tttttt ssss21121321 （4-14）该方程组有解的充要条件是系数矩阵满秩。在求得了伴随式后，利用上式即可 求得 。l 根据本此设计要求，代入数据整理得 ，再根据牛顿恒等公式得43123ss)()( )(32342 3241s 4.2.3 搜索法译码原理 设接收多项式 ，判断第一位 是否有错误，即0121)( rxxrxrnn 1nr 确定 是否对应着错误位置，这等效于检验 是否是 的根。若 是1n)(n)(x)1(n 的根，则 即)(x)( 11)1 ttn1tt 也就是说，在得到错误位置多项式 后，为判断 ，译码器先计算)(x1nr ，然后计算他们的和是否为-1。若是，则 对应着错误位置，即11,tt 1n 码元 出错；否则无错。类似地，为判断 ，译码器