《VHDL硬件描述语言与数字逻辑电路设计》课程设计报告.doc

vhdl硬件描述语言与数字逻辑电路设计课程设计报告实验台号： 16号 姓 名： 学 号： 0704040216 专 业： 通信工程 班 级： 2班 指导老师： 湖南科技大学课程设计材料一、 课程设计的目的和任务：1，熟悉软件编程环境，熟练使用max-plus2软件的各项功能；2，编写vhdl语言程序，熟悉程序编写调试的一般过程，通过具体实验巩固所学vhdl语言程序的理论知识；3,了解编译与仿真的作用与意义；4,熟练掌握简单的vhdl语言语句与程序结构。踏实的完成此次课程设计的教学将为学生进一步深入了解电子产业的发展与内容，积极投身于工程技术的开发与研究特别是eda技术的发展奠定一定的基础。二、设计的基本要求: 1熟悉数字电路及相关专业课程的基本知识并能联系具体程序 2正确操作使用vhdl语言相关软件，能编译，调试，仿真vhdl语言程序3设计数字电路，编写程序，实现电路功能。三、课程设计内容：1设计60进计数器：设计一个bcd码60进计数器。要求实现同步，异步两种情况，且规定个位显示09，十位显示05，均用4位二进制数表示。在此基础上试用vhdl语言描述中小规模集成电路74ls169。2循环彩灯控制器：设计一个循环彩灯控制器，该控制器控制红，绿，黄三个发光管循环点亮。要求红发光管亮3秒，绿发光管亮2秒，黄发光管亮1秒。3，抢答器的程序设计：设计一个二人抢答器，用两灯来表示两人抢答的顺序，从而来表示是谁抢答到了四、课程设计方案及源程序: 1设计60进计数器：1)设计思想：两个同步计数器，一个实现个位计数，一个实现十位计数，当个位计数到9时，十位的计数器加一，并个位计数器清零，继续自加，如此循环，直到十位到5，即计数到59，一端口输出高电平，十位和个位计数器清零，如此循环。2）源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity bcd60count isport(clk,bcd1wr,bcd10wr,cin:std_logic; co:out std_logic; datain:in std_logic_vector(3 downto 0); bcd1:out std_logic_vector(3 downto 0); bcd1m:out std_logic_vector(2 downto 0);end entity bcd60count;architecture rtl of bcd60count issignal bcd1n:std_logic_vector(3 downto 0);signal bcd10n:std_logic_vector(2 downto 0);begin bcd1=bcd1n; bcd1m=bcd10n; process(clk,bcd1wr)is begin if(bcd1wr=1)then bcd1n=datain; elsif(clkevent and clk=1)then if(cin=1)then if(bcd1n=9)then bcd1n=0000; else bcd1n=bcd1n+1; end if; end if; end if; end process; process(clk,bcd10wr)is begin if(bcd10wr=1)then bcd10n=datain(2 downto 0); elsif(clkevent and clk=1)then if(cin=1 and bcd1n=9)then if(bcd10n=5)then bcd10n=000; else bcd10n=bcd10n+1; end if; end if; end if; end process; process(bcd10n,bcd1n,cin)is begin if(cin=1 and bcd1n=9 and bcd10n=5)then co=1; else co=0; end if; end process;end architecture rtl;2循环彩灯控制器：1）设计思想：一个六秒计数器，并通过一个控制器分别分给红发光管亮3秒，绿发光管亮2秒，黄发光管亮1秒。2）源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cycle_color_light isport (clk_in: in std_logic; r: out std_logic; g: out std_logic; y: out std_logic);end cycle_color_light;architecture behave of cycle_color_light issignal counter6: std_logic_vector(2 downto 0);beginp1:process (clk_in)beginif (clk_in event and clk_in=1) thencounter6=000;if (counter6=101) thencounter6=000;elsecounter6=counter6+1;end if;end if;end process p1; p2:process (counter6)begin if (counter6=000 or counter6=001 or counter6=010) then r=1; g=0;y=0; elsif (counter6=011 or counter6=100) thenr=0; g=1;y=0; elsif (counter6=101) thenr=0; g=0;y=1;elsenull;end if;end process p2;end behave;3，抢答器的程序设计：源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity qiangda isport(start,clk,clr:in std_logic; sel:in std_logic_vector(1 downto 0); led1,led2:out std_logic);end qiangda;architecture rtl of qiangda issignal suo:std_logic;beginprocess(start,clk,clr)beginif(clr=1)thenled1=0;led2=0;suoled1=1;led2=0;suoled2=1;led1=0;suonull;end case;end if;end if;end if;end process;end rtl;五、课程设计结果及分析1.设计60进计数器仿真图分析：仿真图形的分析：该图data10十位是从000开始，data1个位是从0000开始，直到1001就清零，十位进1，如此进行下去，直到59，清零.2循环彩灯控制器：仿真图分析：仿真图形分析：y黄灯发光1秒，g绿灯发光2秒，r红灯发光3秒，如此循环，实现程序3.抢答器仿真图分析：当sel1和sel2进行抢答时，若1抢到则led1亮，sel2抢先抢到，则led2亮，若同时抢到则两灯同时亮.六、心得体会 在这学期的实验中，在收获知识的同时，还收获了阅历，收获了成熟，在此过程中，我们通过查找大量资料，请教老师，以及不懈的努力，不仅培养了独立思考、动手操作的能力，在各种其它能力上也都有了提高。更重要