手足口病预防控制指南（2008年版） 青海大学医学院课件

数字电路与逻辑设计 第四章 触发器 4.1 概述 4.2 电平型基本RS触发器 4.3 时钟控制的电平触发器(同步触发器) 4.4 主从触发器 4.5 边沿触发器 4.6 CMOS触发器 4.7 触发器的逻辑功能及其描述方法 4.8 不同类型触发器之间的转换 4.9 触发器的动态参数 4.10 触发器的VHDL描述 数字电路与逻辑设计 4.1 概述 数字系统中有一类电路称为时序逻辑电路。构 成时序逻辑电路的基本电路是一种具有记忆功能 的基本逻辑单元触发器(FlipFlop)。能够存储 一位二值信号的基本单元电路统称为触发器。 为了实现记忆一位二值信号的功能，触发器 必须具备以下两个基本特点： 第一，具有两个能自行保持的稳定状态，用 来表示逻辑状态的0和1，或二进制数的0和1。 第二，根据不同的输入信号可以置成1或0状 态。 数字电路与逻辑设计 根据逻辑功能的不同，触发器可分为RS触发 器、D触发器、JK触发器、T和T触发器等几种 类型。 根据存储数据的原理的不同，还把触发器分 成静态触发器和动态触发器两大类。静态触发器静态触发器 是靠电路状态的自锁存储数据的；而动态触发器动态触发器 是通过在MOS管栅极输入电容上存储电荷来存储 数据的。 触发器有各种各样的分类方法。根据电路结 构形式的不同，触发器可分为基本RS触发器、 同步触发器、主从触发器、维持阻塞触发器、 CMOS边沿触发器等。 数字电路与逻辑设计 4.2 电平型基本RS触发器 基本RS触发器(又称RS锁存器)是各种触发器 电路中结构形式最简单的一种，同时，它又是 许多复杂电路结构触发器的一个组成部分。 4.2.1与非门构成的基本RS触发器 由两个与非门交叉耦合所构成的基本RS触发 器(如图)所示。两个门的输出端分别称为Q和Q ，有时也称为“1”和“0”端。触发器有两个稳定 状态：Q=1、Q=0和Q=0、Q=1。输入端 称为置“1”端， 端称为置“0”端。 数字电路与逻辑设计 =1 =0 =1 =0 可见，触发器被 置成“1”态，称触发 器置“1”。 当置“1”端由0返回1时，G1的输出Q仍然为1，使G1门的 输入端中仍有一个为0，可见此时，不改变触发器的状态， 即触发器保持原态不变。 数字电路与逻辑设计 =0 =1 =0 =1 可见，触发器被 置成“0”态，称触发 器置“0”。 当置“0”端由0返回1时，G2的输出仍然为1，使G2门的 输入端中仍有一个为0。 数字电路与逻辑设计 =1 =1 在置“1”信号作用之后， 返回到1时，即 1，触 发器保持“1”态不变；在置“0”信号作用之后， 返回到1时 ，即 1，触发器保持原来的 “0”状态不变。 数字电路与逻辑设计 =0 =0 =1 =1 注意： 这是非正常工作情况！ 此时，当 、 同时由0变1时，输出状态不确定。 数字电路与逻辑设计 综上所述， = =1时，触发器保持原状态不变； =0、 =1时，触发器置“1”； =1、 =0时，触发器置“0”；正常工 作时，应避免 = =0的情况出现。将上述逻辑关系列成真 值表： 功能说明 1 1 0 0保持(记忆) 11 0 101置1 11 1 000置0 10 0 001*不定(失效) 11* 数字电路与逻辑设计 要防止 = =0的情况发生，对 、 的取值 要加以限制。即约束条件为： + =1，即SR=0 。根据真值表和约束条件可得 的卡诺图： 由卡诺图可得次态 方程： 11 01 00 (约束条件) 01 00 01 11 10 数字电路与逻辑设计 4.2.2 或非门构成的基本RS触发器 S R功能说明 0 0 00 保持(记忆 ) 11 1 001 置1 11 0 100 置0 10 1 100* 不定(失效 ) 10* 基本RS触发器也可以由或非门构成，其逻辑 图和特性表如下： 数字电路与逻辑设计 为了使触发器正常工作，应当避免R=S=1这 种情况出现。其约束条件为RS=0。由特性表和 约束条件，可得 的卡诺图： 01 00 11 01 00 01 11 10 由卡诺图可得次态 方程为： (约束条件) 数字电路与逻辑设计 在基本RS触发器中，输入信号直接加在输出 门上，所以输入信号在全部作用时间里，都能 直接改变输出端 和 的状态，这就是基本RS 触发器的动作特点。 由于这个缘故，也把S( )叫做直接置位端， 把R( )叫做直接复位端，并且把基本RS触发器 叫做直接置位、复位触发器。 4.2.3 电平型基本RS触发器的动作特点 数字电路与逻辑设计 【例4.2.1】在图所示的基本RS触发器电路中， 已知 和 的电压波形如图所示，试画出 和 端对应的电压波形。 解： 从电路 图上可以 直接画出 输出端的 波形图。 t t t t 数字电路与逻辑设计 4.2.4 电平型基本触发器的VHDL描述 一、用或非门构成的基本RS触发器的VHDL描述 ENTITY RS_ff IS PORT(r,s:IN BIT; q,qb:BUFFER BIT); END RS_ff; ARCHITECTURE rs_archi OF RS_ff IS BEGIN qb=s NOR q; q=r NOR qb; END rs_archi; 数字电路与逻辑设计 二、带使能端RS触发器的VHDL描述 ENTITY RS latch IS PORT(r,s,en:IN BIT; q,qb:BUFFER BIT); END RS latch; ARCHITECTURE rs_archi OF RS latch IS SIGNAL sl,rl:BIT; BEGIN s1=s NAND en; r1 =r NAND en; qb=r1 NAND q; q=r1 NAND qb; EDN rs_archi; 数字电路与逻辑设计 4.3 时钟控制的电平触发器(同步触发器) 在数字系统中，为协调各部分的动作，常常 要求某些触发器于同一时刻动作。为此，必须 引入同步信号，使这些触发器只有在同步信号 到达时才按输入信号改变状态。通常把这个同 步信号叫做时钟脉冲，或时钟信号，简称时钟, 用CP(Clock Pulse的缩写)表示。时钟脉冲通常 是周期性矩形波，见下图。 时钟控制的电平触发器简称“时钟触发器”， 又称同步触发器。 上升沿 下降沿 T 数字电路与逻辑设计 4.3.1 同步RS触发器 同步RS触发器电路由与非门G1、G2组成的 基本RS触发器和由与非门G3、G4组成的输入控 制电路。 CP=0 此时，门G3、G4截止， 输入信号S、R不会影响输 出端的状态，故触发器保 持原状态不变。 数字电路与逻辑设计 4.3.1 同步RS触发器 同步RS触发器电路由与非门G1、G2组成的 基本RS触发器和由与非门G3、G4组成的输入控 制电路。 CP=1 此时，S、R信号通过门G3、G4 反相后加到由G1和G2组成的基本 RS触发器上，使输出状态跟随输 入状态的变化而变化。 数字电路与逻辑设计 根据以上分析，可得同步RS触发器的特性表： CPS R 功能说明 0 0 1 0 1 保持原态 (记忆) 10 0 0 1 0 1 10 1 0 1 0 0 置0 11 0 0 1 1 1 置1 11 1 0 1 1* 1* 不定(失效) 数字电路与逻辑设计 由特性表可知，当S=R=1时会导致一个不正确 的次态，正常工作时应保证SR=0，并结合特性 表可以画出次态图： 01 00 11 01 00 01 11 10 由卡诺图可得次 态方程为： (约束条件) 数字电路与逻辑设计 在使用同步RS触发器的过程中，有时还需 要在CP信号到来之前将触发器预先置成指定的 状态，为此，在实用的同步RS触发器电路上往 往还设置有专门的异步置位输入端和异步复位 输入端，如图所示。 数字电路与逻辑设计 【例4 .3 .1】已知同步RS触发器的输入信号波 形如图所示，试画出 端的电压波形。设触 发器的初始状态为Q=0。 解： CP S R t t t t t 数字电路与逻辑设计 4.3.2 同步D触发器 为了从根本上避免同步RS触发器S、R同时 为1的情况出现，可以在S和R之间接一个非门， 如下图。这种单端输入的触发器叫同步D触发器( 又称D锁存器)。 CP=0 此时，G3和G4门被封锁 其输出都是1，与D的信号 无关，这时触发器保持原 状态不变。 数字电路与逻辑设计 为了从根本上避免同步RS触发器S、R同时 为1的情况出现，可以在S和R之间接一个非门， 如下图。这种单端输入的触发器叫同步D触发器( 又称D锁存器)。 4.3.2 同步D触发器 CP=1 此时，触发器接收输入端D 的信息；如D1， 1； 若D0，则 0 数字电路与逻辑设计 由以上分析得同步D触发器的特性表： CPD功能说明 000 保持(记忆) 11 1000 送0 10 1101 送1 11 01 01 D 0 0 1 1 则： 由卡诺图可得次态方 程为： 数字电路与逻辑设计 4.3.3 同步JK触发器 同步RS触发器的控制输入端S=R=1时，触 发器的新状态不确定，这一因素限制了触发器 的应用。JK触发器解决了这一问题。JK触发器 的J端相当于置“1”端，K端相当于置“0”端。 数字电路与逻辑设计 根据逻辑图分析， 同步JK触发器的特性表如下： CPJ K功能说明 0 00 保持(记忆) 11 10 000 11 10 100 置0 10 11 001 置1 11 11 101 翻转(计数) 10 数字电路与逻辑设计 根据特性表可得次态卡诺图： 0011 1001 JK 1 0 00011110 则JK触发器的特性方程为： 数字电路与逻辑设计 4.3.4 同步T触发器和T触发器 将JK触发器的J端和K端连在一起，就得到了 T触发器。 将T带入JK触发器的特性方程可得T触发器特 性方程为： 数字电路与逻辑设计 同步T触发器的特性表如下： CPT功能说明 0 00 保持(记忆) 11 10 00 11 11 01 翻转 10 如果将T输入端恒接高电平，则成为T触发 器。T触发器是在T=1时的特例。 数字电路与逻辑设计 4.3.5 同步触发器的动作特点 一、同步触发器的触发方式和动作特点 具有RS触发、D触发、T触发功能的同步触发器均属 于电平触发方式，它们的动作特点是：当时钟CP为低电 平时，与非门G3和G4被封锁，不管输入信号如何，G3 和G4输出均为高电平，所以由G1和G2构成的基本RS触 发器保持原态。反之，当CP为高电平期间，G3和G4的 封锁解除，这两个门的输出将决定于控制输入信号，基 本RS触发器就可以根据控制输入改变状态，称为“透明” 状态。 这里讨论的同步触发器，在CP高电平期间能够接收 控制输入信号，改变状态，称做高电平触发方式。而在 CP低电平期间能够接收控制输入信号，改变状态的称 低电平触发方式。 数字电路与逻辑设计 二、同步触发器的空翻 同步触发器在CP为高电平期间，都能接收控 制输入信号，如果输入信号发生多次变化，触 发器也会发生相应的多次翻转，如下图所示。 这种在CP为高电平期间，因输入信号变化而 引起触发器状态变化多于一次的现象，称为触 发器的空翻。 CP D Q 同步D触发器 数字电路与逻辑设计 4.4 主从触发器 为了提高触发器工作的可靠性，希望在每个 CP周期里输出端的状态只能改变一次。为此， 在同步RS触发器的基础上又设计出了主从结构 触发器。 4.4.1 主从RS触发器 主从结构RS触发器 由两个同样的同步RS 触发器组成，但它们 的时钟信号相位相反 ，如右图。 数字电路与逻辑设计 CP=1 门G7、G8被打开门G7、G8被打开门G3、G4被封锁门G3、G4被封锁 故主触发器根据S和R 的状态翻转，而从触发器 保持原来的状态不变。 数字电路与逻辑设计 CP由 10 门G7、G8被封锁门G7、G8被封锁门G3、G4被打开门G3、G4被打开 此后无论S、R的状态 如何改变，在CP=0的全 部时间里主触发器的状态 不再改变。 从触发 器按照与主 触发器相同 的状态翻转 。 数字电路与逻辑设计 由以上分析，可得主从RS触发器的特性表； CPS R功能说明 保持(记忆) 0 0 00 11 0 100 置0 10 1 001 置1 11 1 001* 不定(失效) 11* 数字电路与逻辑设计 【例4 .4 .1】主从RS触发器电路中，若CP、S 和R的电压波形如下图所示，试求 和 端的电 压波形。设触发器的初态为Q=0。 解：首先根据CP=1 期间S、R的状态可到 、 的电压波形。然后 根据CP下降沿到达时 、 的状态即可画出 、 的电压波形了。由 图可见，在第六个CP 高电平期间, 、 的状态虽然改变了两次 ，但输出端的状态并不 改变。 CP S R t t t t t t t 数字电路与逻辑设计 4.4.2 主从D触发器 主从D触发器可从根本上避免主从RS触发器 S、R同时为1的情况出现。 CP=1 此时，主触发器打 开，可以接收控制输入 信号D，从触发器被封 锁，其输出Q保持不变 。 数字电路与逻辑设计 4.4.2 主从D触发器 主从D触发器可从根本上避免主从RS触发器 S、R同时为1的情况出现。 CP由 10 此时，主触发器封锁， 保持原状态不变；从触发器被 打开，因此在CP的下降沿， 从触发器将按照主触发器在 CP=1时接收的状态去改变触 发器的状态。 CP下降沿到达前D=1，则 CP下降沿到达前D=0，则 数字电路与逻辑设计 4.4.3 主从JK触发器 一、电路结构及工作原理 CP=1 此时，J、K的信 息传送给主触发器 ，从触发器状态保 持不变。 数字电路与逻辑设计 4.4.3 主从JK触发器 一、电路结构及工作原理 CP由 10 此时，因CP=0，J、K 信息不能进入主触发器 ，从触发器将主触发器 的信息传送到输出端。 数字电路与逻辑设计 【例4.4.2】在给出的主从JK触发器电路中，若 CP、J、K的波形图如图所示，试画出 、 端 对应的电压波形。假定触发器的初始状态为 =0 解：由于每一时刻J、 K的状态已由波形图 给定，而且CP=1期间 J、K的状态不变，所 以只要根据CP下降沿 到达时JK的状态就可 逐段画出 和 端的 电压波形了。 CP J K t t t t t 可以看出输出端状态的改变 均发生在CP信号的下降沿。 数字电路与逻辑设计 二、 集成主从JK触发器 当 = =1时，触发器按J 、K值改变状态；当 =0， =1时，无论CP、J、K为何 值，触发器置1；当 =1， =0时，无论CP、J、K为何 值，触发器置0；当 = =0时，即在两个端子加负 脉冲时，输出同时为高电 平，在负脉冲同时消失后 新状态不定，这种情况应 当避免。 数字电路与逻辑设计 根据以上分析，可得主从J、K触发器74H72的功能 表： 输入输出 功能说明 CP J K 0 1 1 0 异步置位 1 0 0 1异步复位 0 0 1 1不允许 1 1 0 0保持(记忆) 1 1 0 1 0 1置0 1 1 1 0 1 0置1 1 1 1 1翻转(计数) 数字电路与逻辑设计 三、主从JK触发器的一次变化现象 图中表示出了J、K信号变化时主触发器及从 触发器输出的波形。波形强调在CP=1期间J和 K是变化的。设初始状态Q=0，J=K=0。 CP Q K J Q t t t t t 第一个时钟脉冲出 现时，由于 J=K=0,Q不变。 但在第一个CP作 用期间J端由01 ，Q随之变为1。 主触发器的 状态在CP作用 期间，由于J、 K的变化而改 变了一次。在 时钟脉冲的下 降沿从触发器 接收主触发器 的信息变成1状 态。 数字电路与逻辑设计 三、主从JK触发器的一次变化现象 图中表示出了J、K信号变化时主触发器及从 触发器输出的波形。波形强调在CP=1期间J和 K是变化的。设初始状态Q=0，J=K=0。 CP Q K J Q t t t t t 第二个时钟脉冲出 现时，由于J=0， K=1,Q=0 在时钟脉冲作用期 间，由于从触发器 原态为1。尽管J是 变化的，但不影响 主触发器的状态。 在时钟脉冲 的下降沿，从 触发器接收主 触发器的信息 变成0状态。 数字电路与逻辑设计 三、主从JK触发器的一次变化现象 图中表示出了J、K信号变化时主触发器及从 触发器输出的波形。波形强调在CP=1期间J和 K是变化的。设初始状态Q=0，J=K=0。 CP Q K J Q t t t t t 第三个时钟脉冲 出现时，由于J=0 ，K=1,主触发器不 改变原0状态. 在时钟脉冲作用期间 ，J和K均变化多次， 由于原态为0，故K的 变化不影响主触发器 的状态，只有J的变 化能引起主触发器的 变化，以后的J和K变 化不再改变主触发器 的状态了。 在时钟脉冲的 下降沿，从触 发器接收主触 发器的信息变 成1状态。 数字电路与逻辑设计 综上所述： 在时钟脉冲作用期间，J、K的变化可能引 起主触发器状态的改变，但只能改变一次。 当Q=0时，只有J的变化可能使Q由0变1 ， 且只改变一次； 当Q=1时，只有K的变化可能使Q由1变0 ， 且只改变一次。 这种现象为主从JK触发器的一次变化现 象。 数字电路与逻辑设计 四、主从触发器的动作特点 主从结构触发器有两个值得注意的动作特点： 触发器的翻转分两步动作。 第一步，在CP=1期间主触发器接收输入端(SR 、D或JK)的信号，被置成相应的状态，而从触 发器不动； 第二步，CP下降沿到来时从触发器按照主触发 器的状态翻转，所以Q、Q端状态的改变发生在 CP的下降沿。 因为主触发器本身是一个同步RS触发器， 所以在CP=1的全部时间里输入信号都将对主触 发器起控制作用。 数字电路与逻辑设计 4.5 边沿触发器 4.5.1 维持阻塞结构正边沿触发器 一、电路结构与工作原理 在普通同步RS触发器 电路中增加G5、G6两个 与非门和、两根连 线，使G3和G5形成一个 基本RS触发器，G4和 G6形成另一个基本RS触 发器。称为置1维持线 ，称为置0维持线。 数字电路与逻辑设计 4.5 边沿触发器 4.5.1 维持阻塞结构正边沿触发器 一、电路结构与工作原理 为避免S、R同时为1的状 态出现，在电路中增加了、 两根连线，则将G3、G4也 接成了基本RS触发器，所以 即使先后出现S=1、R=1的 情况，G3和G4组成的基本RS 触发器也不会改变状态，从而 保证了在CP=1的全部时间里 G3和G4的输出不会改变。 称为置0阻塞线。称为置1 阻塞线。 数字电路与逻辑设计 为为适应输应输 入信号以单单端形式给给出的情况，将维维持阻 塞结结构的正边边沿RS触发发器略加修改，则则可构成单单端输输 入的维维持阻塞结结构的上边边沿D触发发器。 当D=1时，CP上升沿到达 前S=1、R=0，故CP上升沿 到达后触发器置1； 当D=0时，CP上升沿到达 前S=0，R=1，因而CP上升 沿到达后触发器被置0。 它的特性表和特征方程与同 步D触发器相同。 数字电路与逻辑设计 二、集成维持阻塞D触发器 CP D功能说明 0 0 11不允许 0 1 10异步置1 1 0 01异步置0 1 1 110送1 1 1 001送0 该触发器的功能表如下： 数字电路与逻辑设计 根据功能表，若已知集成维持阻塞D触发器 的CP、 、 及D端波形，其初始状态为1，则 对应的输出的波形如下图所示： CP D Q 数字电路与逻辑设计 4.5.2利用传输延迟时间的负边沿触发器 一、电路构成及工作原理 利用传输延迟时间 的负边沿JK触发器 逻辑功能、特性表 、特性方程与主从 JK触发器相同。其 主要原理是利用电 路内部门的延迟时 间差异引导触发。 设J=1、K=0、Q=0 ，CP作用后触发器 应由0变1。 数字电路与逻辑设计 4.5.2利用传输延迟时间的负边沿触发器 一、电路构成及工作原理 CP=0 由于CP=0，G7、 G8被封锁，其输出 皆为1，触发器保 持原状态。 数字电路与逻辑设计 4.5.2利用传输延迟时间的负边沿触发器 一、电路构成及工作原理 CP由 01 此时，CP=1，使G6 输出为1，使G7的输 出为0，G7的输出使 G5的输出为0，G5的 输出0较G6的输出1晚 一个与非门的延迟时 间到达G4的输入端， 所以触发器状态不变 。 数字电路与逻辑设计 4.5.2利用传输延迟时间的负边沿触发器 一、电路构成及工作原理 CP=1 此时，因Q=0封锁 了G8，阻塞了K的变 化对触发器状态的影 响，因Q=0，故G6=1 ，使输出Q不变，仍 为0，即J的变化不影 响输出状态。 数字电路与逻辑设计 4.5.2利用传输延迟时间的负边沿触发器 一、电路构成及工作原理 CP由 10 此时，使G6输出变 为0，Q值便由G5的 输出决定。则J=1、 K=0，G5的输出为0 ；由G5=G6=0，所以 G4的输出1。当然同 时使G7输出变1，进 一步影响G5的输出， 但这是一个经与非门 延迟后的信号，所以 决定Q值的是G5原来 的输出。 数字电路与逻辑设计 二、集成负边沿JK触发器 CP J K功能说明 0 0 1 1不允许 0 1 1 0置1 1 0 0 1置0 1 1 0 0 保持 1 1 0 10 1送0 1 1 1 01 0 送1 1 1 1 1翻转 属于这种类型的集成触发器常用的型号是双JK触 发器74S112(T3112)和74LS112(T4112)等。它们二者 的逻辑功能、片脚排列及逻辑符号完全一样。功能见 下表： 数字电路与逻辑设计 三、边沿触发器的动作特点 通过对上述边沿触发器工作过程的分析可以 看出，它们具有共同的动作特点，即触发器的次 态仅取决于CP信号的上升沿或下降沿到达时输 入的逻辑状态，而在这以前或以后，输入信号的 变化对触发器输出的状态没有影响。 这一特点有效地提高了触发器的抗干扰能力 ，因而也提高了电路的工作可靠性。 边沿触发器的动作特点在图形符号中以CP输 入端处的“”表示。 数字电路与逻辑设计 4.6 CMOS触发器 4.6.1带使能端的CMOS型D触发器 带使能控制端的CMOS型D触发器是构成钟 控CMOS主从D触发器和钟控CMOS主从JK触 发器的基本电路。带使能端CMOS型D触发器由 两个CMOS反相器和两个CMOS传输门构成： 反相器1和2通过传 输门TG2首尾相接构 成CMOS基本触发器 。TG1和TG2对触发 器进行工作控制，反 相器3给传输门提供 反相控制信号。 数字电路与逻辑设计 4.6 CMOS触发器 4.6.1带使能端的CMOS型D触发器 带使能控制端的CMOS型D触发器是构成钟 控CMOS主从D触发器和钟控CMOS主从JK触 发器的基本电路。带使能端CMOS型D触发器 由两个CMOS反相器和两个CMOS传输门构成 ： EN=0 导通 截止 Q=D 数字电路与逻辑设计 4.6 CMOS触发器 4.6.1带使能端的CMOS型D触发器 带使能控制端的CMOS型D触发器是构成钟 控CMOS主从D触发器和钟控CMOS主从JK触 发器的基本电路。带使能端CMOS型D触发器 由两个CMOS反相器和两个CMOS传输门构成 ： EN=1 截止 导通 存储最后 接收到的输 入数据D，并 且有保持功 能。 数字电路与逻辑设计 4.6.2 CMOS主从触发器 两个使能控制端的CMOS D触发器相连可以 构成钟控型CMOS D触发器，其中一个是主D触 发器，一个是从D触发器： 传输门TG1和TG3分别 是输入D和主、从触发 器之间的控制门，传输 门的两个互补控制信号 由互补的时钟信号控制 。SD和RD是异步置位和 复位端且高电平有效， 与时钟CP和输入D无关 。 数字电路与逻辑设计 当SDRD=00时，或非门相当于反相器，每个触发 器相当于带使能端的D触发器。 CP=0时 导通 截止 截止 导通 主触发器 通过TG1接 收输入信号 D，经过或 非门G1和G2 两次反相后 与D相同， 锁存在主触 发器中，从 触发器因 TG4导通而 闭环反馈， 保持原来的 状态不变。 数字电路与逻辑设计 当SDRD=00时，或非门相当于反相器，每个触发 器相当于带使能端的D触发器。 CP由 0上升 到1时 截止 导通 导通 截止 主触发器 的状态通过 TG3传输到 从触发器， 使从触发器 的输出与CP 上升前的D 一致。 数字电路与逻辑设计 当SDRD=00时，或非门相当于反相器，每个触发 器相当于带使能端的D触发器。 CP=1时 截止 导通 导通 截止 主触发器 处于保持状 态，其输出 不变；从触 发器输出也 不变。 数字电路与逻辑设计 由此可见，CMOS主从D触发器由互补的时 钟信号控制，主从触发器工作时间是错开的， CP=0时触发器接受输入信号D，从触发器输出 状态不变。当CP=1信号到来时，从触发器才按 主触发器已翻转的状态进行翻转，而这时不管 输入信号D如何变化，主触发器不会改变状态， 避免了输入信号对输出状态的直接控制，提高 了抗干扰能力。 CMOS主从触发器的状态方程与D触发器的 状态方程相同，即 数字电路与逻辑设计 4.6.3 CMOS主从JK触发器 CMOS主从JK触发器是由CMOS主从D触发器 增加一个输入网络面构成的： 实现了JK触发器的功能，是主从JK触发器， CP上升沿前瞬时JK信号能使触发器发生翻转， 其他时间JK的变化对触发器的状态没有影响， 是CMOS上升沿主从JK触发器。 故有： 数字电路与逻辑设计 4.7 触发器的逻辑功能及其描述方法 4.7.1 钟控触发器按逻辑功能的分类 从前面几节中可以看到，由于每一种钟控 触发器电路的信号输入方式不同，触发器的 状态随输入信号翻转的规则不同，所以它们 的逻辑功能也不完全一样。 按照逻辑功能的不同特点，通常将时钟控 制的触发器分为RS触发器、JK触发器、T触 发器、T触发器和D触发器等几种类型。 数字电路与逻辑设计 一、RS触发器 SR 0000 0011 0100 0110 1001 1011 110不定 111不定 凡在时钟信号作用下逻辑功能符合下列特性表 所规定的逻辑功能者，均叫做RS触发器。 数字电路与逻辑设计 如果把上述特性表所规定的逻辑关系写成逻辑 函数式，则得到： 此外，还可以用下面的状态转换图形象地表 示RS触发器的逻辑功能。 (约束条件) 数字电路与逻辑设计 二、JK触发器 凡在时钟信号作用下逻辑功能符合下列特性 表所规定的逻辑功能者，均叫做JK触发器。 JK 0000 0011 0100 0110 1001 1011 1101 1110 数字电路与逻辑设计 如果把上述特性表所规定的逻辑关系写成逻 辑函数式，则得到： 此外，还可以用下面的状态转换图形象地表示 JK触发器的逻辑功能。 数字电路与逻辑设计 三、T触发器 T 000 011 101 110 在某些应用场合下，需要这样一种逻辑功能 的触发器，当控制信号T=1时每来一个CP信号 它的状态就翻转一次；而当T=0时，CP信号到 达后它的状态保持不变。具备这种逻辑功能的触 发器叫做T触发器。它的特性表如下： 数字电路与逻辑设计 从特性表写出T触发器的特性方程为： 它的状态转换图如下所示： 当T触发器的控制端接至固定的高电平时，则 特性方程变为： 即每次CP信号作用后触发器必然翻转成与初 态相反的状态。把这种触发器叫做T触发器。 数字电路与逻辑设计 四、D触发器 D 000 010 101 111 凡在时钟信号作用下逻辑功能符合下列特性表 所规定的逻辑功能者，叫做D触发器。 D触发器的状态转换图如下： 数字电路与逻辑设计 4.7.2 触发器的电路结构和逻辑功能的关系 需要强调指出：触发器的逻辑功能和电路结 构形式是两个不同的概念。 逻辑功能，是指触发器的次态和现态及输入 信号之间在稳态下的逻辑关系，这种逻辑关系 可以用特性表、特性方程或状态转换图给出。 根据逻辑功能的不同特点，把触发器分为RS、 JK、T、D等几种类型。而基本RS触发器、同 步RS触发器、主从触发器、边沿触发器等是指 电路结构的不同形式。由于电路结构形式的不 同，带来了各不相同的动作特点。 数字电路与逻辑设计 同一种逻辑功能的触 发器可以用不同的电路结 构实现。反过来说，用同 一种电路结构形式可以做 成不同逻辑功能的触发器 。因此，逻辑功能与电路 结构并无固定的对应关系 ，更不要把两者混为一谈 。 数字电路与逻辑设计 例如，在前面所讲的触发器电路中，同步 RS触发器主从结构RS触发器维持阻塞结构的 正边沿RS触发器三个电路在逻辑功能上同属 于RS触发器，它们在稳态下的逻辑功能相同 都符合RS触发器的特性表。然而由于电路结 构形式不同，它们在状态翻转时各有不同的动 作特点。 另外，同样是维持阻塞型结构电路，既可以 做成RS触发器、D触发器，也可以做成JK触 发器。 数字电路与逻辑设计 将JK、RS、T三种类型触发器的特性表比较 不难看出：JK触发器的逻辑功能最强，它包含 了RS触发器和T触发器的所有逻辑功能。因此， 在需要使用RS触发器和T触发器的场合完全可 以用JK触发器来取代。例如在需要RS触发器 时，只要将JK触发器的J、K端当作S、R端使 用，就可以实现RS触发器功能。在需要T触发器 时，只要将J、K连在一起当作T端使用，就可以 实现T触发器功能。(如图)因此，目前生产的时 钟控制触发器定型产品中只有JK触发器和D触发 器这两大类。 数字电路与逻辑设计 数字电路与逻辑设计 4.8 不同类型触发器之间的转换 在集成触发器产品中，常见的有D触发器和JK 触发器。有时不要把一种类型的触发器转换成其 他类型的触发器。 不同类型触发器之间的相互转换模型如下图。 转换后的触发器由给定的触发器和变换逻辑 组成。变换逻辑是组合逻辑电路。变换过程包 括建立特性表、变换逻辑方程式及逻辑图。 数字电路与逻辑设计 4.8.1 D型触发器转换成JK型触发器 J KD 0 0 0 0 0 1 1 1 1 0 10 1 1 01 将D型触发器转换成JK型触发器的具体步骤 如下： 1.列特性表 先列出JK和D触发器的特性表： 数字电路与逻辑设计 2.写变换逻辑方程式 变换逻辑的输出是D，变换逻辑的输入是J、K 和现态，D是现态及J、K的函数。列D的卡诺图 ： 0011 1001 00 JK 1 0 011110 数字电路与逻辑设计 3.画逻辑图 用给定的D触发器及由四与门构成的转换逻辑 所组成的JK触发器如下图。转换后的触发器翻 转沿同给定触发器一致。 数字电路与逻辑设计 4.8.2 JK型触发器转换成D触发器 DJK 0000 0111 1001 1110 将D型触发器转换成JK型触发器的具体步骤如 下： 1.列特性表 先列出D和JK触发器的特性表： 数字电路与逻辑设计 2.写变换逻辑方程式 变换逻辑的输出是J、K，J、K是现态和D的 函数。画出J和K的卡诺图： 01 10 DD 0 0 1 1 01 1 0 J卡诺图K卡诺图 数字电路与逻辑设计 3.画逻辑图 用给定的JK触发器外加一个非门即可构成D触 发器，如下图： 数字电路与逻辑设计 4.9 触发器的动态参数 一、建立时间tset 为使触发器按预计情况翻转，要求输入信号在时 钟脉冲有效边沿到来之前提前一段时间建立起来， 这段提前时间称为建立时间tset。 二、 保持时间th 在CP触发沿到达后，为保证触发器正确翻转， 需要控制输入信号再保持一段时间，这段时间称保 持时间th。 对7474而言，控制输入信号D的建立必须领先 CP上升沿2tset，手册指标为tset20ns。 对7474而言，在CP上升沿到来后，D的信号仍需 保持1tpd等待维持阻塞作用建立，手册给th=5ns。 数字电路与逻辑设计 三、最高时钟频率fmax 当触发器接成T触发器时，使触发器可靠翻转 的最高时钟频率。 为保证触发器可靠翻转，时钟脉冲必须满足手 册给出的下列极限参数。 (1) CP高电平持续时间应大于其最小值twH(min)。 (2) CP低电平持续时间应大于其最小值twL(min)。 对7474而言，twH(min)=30ns，twL(min)=37ns ，所以Tmin=30ns+37ns=67ns。最高时钟频率 fmax=1/Tmin=15MHz。 数字电路与逻辑设计 四、 传输延迟时间 从时钟脉冲触发边沿算起，到触发器建立起 新状态的这段时间，称为触发器的传输延迟时间 。 (1) tPHL 从CP触发沿到输出高电平端变为 低电平的时间。 (2) tPLH 从CP触发沿到输出低电平端变为 高电平的时间。 对7474来说，tPHL40ns，tPLH25ns。 数字电路与逻辑设计 4.10 触发器的VHDL描述 一、D触发器 【例4.10.1】带异步复位和置位的D触发器的VHDL描述。 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY dff_async_set_rest IS PORT( clk:IN std_logic; set:IN std_logic; reset: IN std_logic; data: IN std_logic; q:OUT std_logic); END dff_async_set_reset; 数字电路与逻辑设计 ARCHITECTURE behave OF dff_async_set_rest IS BEGIN PROCESS(clk,set,reset) BEGIN IF(rest=1)THEN q=0; ELSIF(set=1)THEN q=1; ELSIF(clkEVENT and clk=1)THEN q=data; END IF; END PROCESS; END behave; dff_async_set_reset是一个带异 步复位和置位的D触发器，当时钟信 号clk、复位信号reset或置位信号set 有跳变时，激活进程。如果此时复位 信号reset有效，D触发器dff_async_ set_reset被复位，输出信号q为低电 平；如果复位信号reset无效，而置位 信号set有效，D触发器dff_async_ set_reset被置位，输出信号q为高电 平；如果复位信号reset和置位信号 set都无效，并且此时时钟出现上跳 沿，则D触发器dff_async_set_reset 的输出信号q变为输入信号data；否 则，D触发器dff_async_set_reset 输出信号q保持原值. 数字电路与逻辑设计 【例4.10.2】带同步置位和复位的D触发器的VHDL描述。 LIBRARY IEEE； USE IEEE.std_logic-1164.all; ENTITY dff_sync-set_reset IS PORT( clk:IN std_logic; set:IN std_logic; reset: IN std_logic; data: IN std_logic; q:OUT std_logic); END dff_async_set_reset; ARCHITECTURE behave OF dff_async_set_rest IS BEGIN PROCESS(clk) 数字电路与逻辑设计 BEGIN IF(clkEVENT and clk=1)THEN IF(reset=1)THEN q=0; ELSIF(set=1)THEN q=1; ELSE q=data; END IF; END IF; END PROCESS; END behave; dff_sync_set_reset是一个带同 步复位和置位的D触发器，当时钟信 号clk有跳变时，激活进程。如果此 时复位信号reset有效，D触发器dff_ sync_set_reset被复位，输出信号q 为低电平；如果复位信号reset无效， 而置位信号set有效，D触发器dff_ sync_set_reset被置位，输出信号q 为高电平；如果复位信号reset和置位 信号set都无效，并且此时时钟出现上 跳沿，则D触发器dff_sync_set_ reset的输出信号q变为输入信号data 值；否则，D触发器dff_sync_set_ reset输出信号q保持原值. 数字电路与逻辑设计 二、JK触发器 JK触发器中，J、K信号分别扮演置位、复位信号 角色。按照有无复位、置位信号，常见JK触发器也有 多种类型。 【例4.10.3】带异步复位、置位的JK触发器模型的VHDL描 述。 LIBRARY IEEE; USE IEEE.std_logic_1164.all; ENTITY jk_async_set_rest IS PORT( j: IN std_logic; k:IN std_logic; clk:IN std_logic; set:IN std_logic; 数字电路与逻辑设计 reset:IN std_logic; q:OUT std_logic); END jk_async_set_reset; ARCHITECTURE behave OF jk_async-set_reset IS SIGNAL q_temp:std_logic; BEGIN PROCESS(clk,set,reset) VARIABLE jk_temp:std_logic_vector(1 downto 0); BEGIN IF reset=1THEN q-temp=0; ELSIF set=1THEN q_temp =1; ELSIF clkEVENT and clk=1THEN jk_temp:=(j CASE jk_temp IS WHEN”01”=q_temp=1; WHEN”10”=q_temp=0; 数字电路与逻辑设计 WHEN”00”=q_temp=q_temp; WHEN others=NU