基于vhdl电子密码锁设计说明书.doc

密码锁设计密码锁设计顶层电路图（2）顶层时序仿真分频模块（1）10分频程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yourname_div10 isport(clk:in std_logic; co:out std_logic);end ;architecture behav of yourname_div10 issignal count:std_logic_vector(3 downto 0);beginprocess(clk)begin if clkevent and clk=1then if count=1001then count=0000; co=1; else count=count+1; co=0; end if; end if;end process;end behav;（2）5分频程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yourname_div5 isport(clk:in std_logic; co:out std_logic);end;architecture behav of yourname_div5 issignal count:std_logic_vector(2 downto 0);beginprocess(clk)begin if clkevent and clk=1then if count=100then count=000; co=1; else count=count+1; co=0; end if; end if;end process;end behav;（3）10分频时序仿真波形（4）5分频时序仿真波形从以上波形仿真可以看出该板块10分频模块的输出是输入信号的10分频，同理5分频的输出是输入信号的5分频。附录三：消抖模块（1）消抖模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yourname_xiaodou isport(clk_1k:in std_logic; keyin:in std_logic; keyout:out std_logic);end ;architecture behav of yourname_xiaodou issignal n:integer range 0 to 29;beginprocess(clk_1k)begin if keyin=1 then n=0; keyout=1; elsif clk_1kevent and clk_1k=1 then if n29 then n=n+1; keyout=1; else n=29; keyout=0; end if; end if; end process;end behav; （2）仿真波形附录四：输入模块（1）输入模块程序1.yourname_count10模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yourname_count10 isport(clk:in std_logic; bcd:buffer std_logic_vector(3 downto 0);end ;architecture behav of yourname_count10 is begin process(clk) begin if clkevent and clk=1 then if bcd=1001then bcd=0000; else bcd=bcd+1; end if; end if; end process; end behav;2.yourname_kaiqi模块程序library ieee;use ieee.std_logic_1164.all;entity yourname_kaiqi is port(clk: in std_logic; sel: in std_logic; input: in std_logic_vector(3 downto 0); output: out std_logic_vector(3 downto 0);end ;architecture behav of yourname_kaiqi isbeginprocess(clk,sel)begin if sel=1 then output=input; else output=0000; end if; end process;end behav;3.yourname_input模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_input is port(sure: in std_logic; sel: in std_logic; bcd: in std_logic_vector(3 downto 0); input1: out std_logic_vector(3 downto 0); input2: out std_logic_vector(3 downto 0); input3: out std_logic_vector(3 downto 0); input4: out std_logic_vector(3 downto 0);end;architecture behav of yourname_input issignal q: std_logic_vector(23 downto 0);begin process(sure,sel,q) begin if sel=1 then q(3 downto 0)=bcd; if sure=1 and sureevent then q(7 downto 4)=q(3 downto 0); q(11 downto 8)=q(7 downto 4); q(15 downto 12)=q(11 downto 8); end if; elsif sel=0 then q(3 downto 0)=0000; q(7 downto 4)=0000; q(11 downto 8)=0000; q(15 downto 12)=0000; end if; end process; input1=q(3 downto 0); input2=q(7 downto 4); input3=q(11 downto 8); input4=q(15 downto 12); end behav;（2）输入模块图（3）输入模块时序仿真波形图由以上仿真结果可以看出，每一个input脉冲，都使a计数，每个sure脉冲让a的计数移位到b，b的数值移位到下一位。而open和sel一直要保持高有效。附录五：预置密码模块1.yourname_set模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_set is port(clk: in std_logic; reset: in std_logic; sel: in std_logic; input1: in std_logic_vector(3 downto 0); input2: in std_logic_vector(3 downto 0); input3: in std_logic_vector(3 downto 0); input4: in std_logic_vector(3 downto 0); pass1: out std_logic_vector(3 downto 0); pass2: out std_logic_vector(3 downto 0); pass3: out std_logic_vector(3 downto 0); pass4: out std_logic_vector(3 downto 0); end ;architecture behav of yourname_set issignal q1: std_logic_vector(3 downto 0):=0100;signal q2: std_logic_vector(3 downto 0):=0111;signal q3: std_logic_vector(3 downto 0):=0011;signal q4: std_logic_vector(3 downto 0):=1000;beginprocess(clk,reset) begin if clk=1 and clkevent then if reset=1 and sel=1 then q1=input1; q2=input2; q3=input3; q4=input4; else null; end if; end if; end process; pass1=q1; pass2=q2; pass3=q3; pass4=q4; end behav;2.yourname_cunma模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_cunma isport( a: in std_logic_vector(3 downto 0); b: in std_logic_vector(3 downto 0); c: in std_logic_vector(3 downto 0); d: in std_logic_vector(3 downto 0); pass1: out std_logic_vector(3 downto 0); pass2: out std_logic_vector(3 downto 0); pass3: out std_logic_vector(3 downto 0); pass4: out std_logic_vector(3 downto 0); reset:in std_logic; clk:in std_logic); end; architecture cunma_behave of yourname_cunma is signal q1: std_logic_vector(3 downto 0); signal q2: std_logic_vector(3 downto 0); signal q3: std_logic_vector(3 downto 0); signal q4: std_logic_vector(3 downto 0); begin process(reset,clk) begin if clk=1 and clkevent then if reset=1 then q1=a; q2=b; q3=c; q4=d; elsif reset=0 then pass1=q1; pass2=q2; pass3=q3; pass4=q4; else null; end if; end if;end process;end cunma_behave;（2）预置密码模块电路（3）预置密码模块时序仿真波形从以上仿真结果可以看出，当reset给一个开启关闭的脉冲信号时，初始密码被传递到输出端，当reset和sel都有效时，输入端重置的密码被传递到输出端，逻辑结果符合设计要求。附录六：密码比较模块yourname_match模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_match is port(clk: in std_logic; check: in std_logic; input1: in std_logic_vector(3 downto 0); input2: in std_logic_vector(3 downto 0); input3: in std_logic_vector(3 downto 0); input4: in std_logic_vector(3 downto 0); pass1: in std_logic_vector(3 downto 0); pass2: in std_logic_vector(3 downto 0); pass3: in std_logic_vector(3 downto 0); pass4: in std_logic_vector(3 downto 0); result: out std_logic);end ;architecture behav of yourname_match issignal i: std_logic_vector(15 downto 0);signal p: std_logic_vector(15 downto 0);signal q: std_logic:=0;begin i=input4&input3&input2&input1;p=pass4&pass3&pass2&pass1;process(clk,check) begin if clk=1 and clkevent then if check=0 then if i=p then q=1; else q=0; end if; end if; end if; end process; result=q;end behav;（2）密码比较模块电路图（3）密码比较模块时序仿真波形从以上波形可以看出，当checka按键有效时，i与p端密码相同时result为高，相异时为低，逻辑符合设计要求。附录七：密码比较显示模块1.yourname_ring模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_ring is port(clk1kHz: in std_logic; check: in std_logic; result: in std_logic; sel: in std_logic; led: out std_logic);end ;architecture behav of yourname_ring issignal l: std_logic;begin process(clk1kHz,result) begin if sel=0 then l=0; elsif result=0 and check=0 then l=1 ; else null; end if; end process;led=l; end behav; 2.yourname_kaisuo模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_kaisuo is port(clk: in std_logic; sel: in std_logic; check: in std_logic; opeh: in std_logic; lock: out std_logic);end ;architecture behav of yourname_kaisuo issignal q: std_logic;begin process(clk) begin if sel=0 then q=0; elsif opeh=1 and check=0 then q=1; else null; end if; end process; lock=q; end behav;（2）kaisuo时序仿真波形图从以上仿真可以看出，checka按键有效时，当opeh即比较结果为低时，q输出未知，当比较结果为高时，q输出结果为高，符合设计逻辑。（3）ring时序仿真图形从以上仿真波形可以看出，在checka按键有效时，当比较结果result为低时，输出为高，当比较结果为高时，输出为低，符合设计逻辑。附录八：七段显示模块1.yourname_xianshi0模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity yourname_xianshi0 is port(sel: in std_logic; clk: in std_logic; din1:in std_logic_vector(3 downto 0); din2:in std_logic_vector(3 downto 0); din3:in std_logic_vector(3 downto 0); din4:in std_logic_vector(3 downto 0); dout1:out std_logic_vector(3 downto 0); dout2:out std_logic_vector(3 downto 0); dout3:out std_logic_vector(3 downto 0); dout4:out std_logic_vector(3 downto 0);end ;architecture behav of yourname_xianshi0 is begin process (clk) begin if clkevent and clk=1 then if sel=0 then dout1=0000 ; dout2=0000 ; dout3=0000 ; dout4=0000 ; else dout1=din1; dout2=din2; dout3=din3; dout4=din4; end if; end if ; end process; end behav;2.yourname_xianshi模块程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity yourname_xianshi is port( din0:in std_logic_vector(3 downto 0); din1:in std_logic_vector(3 downto 0); din2:in std_logic_vector(3 downto 0); din3:in std_logic_vector(3 downto 0); clk:in std_logic; led_sa: out std_logic; led_sb: out std_logic; led_sc: out std_logic; led_a: out std_logic; led_b: out std_logic; led_c: out std_logic; led_d: out std_logic; led_e: out std_logic; led_f: out std_logic; led_g: out std_logic; led_dp: out std_logic);end ;architecture behav of yourname_xianshi is signal seg:std_logic_vector(6 downto 0); signal num:std_logic_vector(3 downto 0); signal s:std_logic_vector(2 downto 0); signal sel:std_logic_vector(2 downto 0);begin led_sa=sel(0); led_sb=sel(1); led_sc=sel(2); led_a=seg(0); led_b=seg(1); led_c=seg(2); led_d=seg(3); led_e=seg(4); led_f=seg(5); led_g=seg(6); process(clk) begin if clkevent and clk=1 then if s=101 then s=000; else s=s+1; end if; end if; end process; process(s,din0,din1,din2,din3) begin if s=000 then sel=000; num =din0; led_dp=0; elsif s=001 then sel=001; num =din1; led_dp=0; elsif s=010 then sel=010; num =din2; led_dp=0; elsif s=011 then sel=011; num =din3; led_dp=0; else sel=XXX; num =XXXX; led_dp=0; end if; end process;seg=0111111 when num=0 else 0000110 when num=1 else 1011011 when num=2 else 1001111 when num=3 else 1100110 when num=4 else 1101101 when num=5 else 1111101 when num=6 else 0000111 when num=7 else 1111111 when num=8 else 1101111 when num=9 else 1110111 when num=10 else 1111100 when num=11 else 0111001 when num=12 else 1011110 when num=13 else 1111001 when num=14 else 1110001 when num=15 else 0000000; end behav; （2）七段显示时序仿真附录九：管脚分配图 38大学本科生毕业设计（论文）撰写规范本科生毕业设计（论文）是学生在毕业前提交的一份具有一定研究价值和实用价值的学术资料。它既是本科学生开始从事工程设计、科学实验和科学研究的初步尝试，也是学生在教师的指导下，对所进行研究的适当表述，还是学生毕业及学位资格认定的重要依据。毕业论文撰写是本科生培养过程中的基本训练环节之一，应符合国家及各专业部门制定的有关标准，符合汉语语法规范。指导教师应加强指导，严格把关。1、论文结构及要求论文包括题目、中文摘要、外文摘要、目录、正文、参考文献、致谢和附录等几部分。1.1 题目论文题目应恰当、准确地反映论文的主要研究内容。不应超过25字，原则上不得使用标点符号，不设副标题。1.2 摘要与关键词1.2.1 摘要本科生毕业设计（论文）的摘要均要求用中、英两种文字给出，中文在前。摘要应扼要叙述论文的研究目的、研究方法、研究内容和主要结果或结论，文字要精炼，具有一定的独立性和完整性，摘要一般应在300字左右。摘要中不宜使用公式、图表，不标注引用文献编号，避免将摘要写成目录式的内容介绍。1.2.2 关键词关键词是供检索用的主题词条，应采用能覆盖论文主要内容的通用技术词条（参照相应的技术术语标准），一般列35个，按词条的外延层次从大到小排列，应在摘要中出现。1.3 目录目录应独立成页，包括论文中全部章、节的标题及页码。1.4 论文正文论文正文包括绪论、论文主体及结论等部分。1.4.1 绪论绪论一般作为论文的首篇。绪论应说明选题的背景、目的和意义，国内外文献综述以及论文所要研究的主要内容。文管类论文的绪论是毕业论文的开头部分，一般包括说明论文写作的目的与意义，对所研究问题的认识以及提出问题。绪论只是文章的开头，不必写章号。毕业设计（论文）绪论部分字数不多于全部论文字数的1/4。1.4.2 论文主体论文主体是论文的主要部分，要求结构合理，层次清楚，重点突出，文字简练、通顺。论文主体的内容要求参照大学本科生毕业设计（论文）的规定第五章。论文主体各章后应有一节“本章小结”。1.4.3 结论结论作为单独一章排列，但不加章号。结论是对整个论文主要成果的归纳，要突出设计（论文）的创新点，以简练的文字对论文的主要工作进行评价，一般为4001 000字。1.5 参考文献参考文献是论文不可缺少的组成部分，它反映了论文的取材来源和广博程度。论文中要注重引用近期发表的与论文工作直接有关的学术期刊类文献。对理工类论文，参考文献数量一般应在15篇以上，其中学术期刊类文献不少于8篇，外文文献不少于3篇；对文科类、管理类论文，参考文献数量一般为1020篇，其中学术期刊类文献不少于8篇，外文文献不少于3篇。在论文正文中必须有参考文献的编号，参考文献的序号应按在正文中出现的顺序排列。产品说明书、各类标准、各种报纸上刊登的文章及未公开发表的研究报告（著名的内部报告如PB、AD报告及著名大公司的企业技术报告等除外）不宜做为参考文献引用。但对于工程设计类论文，各种标准、规范和手册可作为参考文献。引用网上参考文献时，应注明该文献的准确网页地址，网上参考文献不包含在上述规定的文献数量之内。1.6 致谢对导师和给予指导或协助完成论文工作的组织和个人表示感谢。内容应简洁明了、实事求是，避免俗套。1.7 附录如开题报告、文献综述、外文译文及外文文献复印件、公式的推导、程序流程图、图纸、数据表格等有些不宜放在正文中，但有参考价值的内容可编入论文的附录中。2、论文书写规定2.1 论文正文字数理工类 论文正文字数不少于20 000字。文管类 论文正文字数12 00020 000字。其中汉语言文学专业不少于7 000字。外语类 论文正文字数8 00010 000个外文单词。艺术类 论文正文字数3 0005 000字。2.2 论文书写本科生毕业论文用B5纸计算机排版、编辑与双面打印输出。论文版面设置为：毕业论文B5纸、纵向、为横排、不分栏，上下页边距分别为2.5cm和2cm，左右页边距分别为2.4cm和2cm，对称页边距、左侧装订并装订线为0cm、奇偶页不同、无网格。论文正文满页为29行，每行33个字，字号为小四号宋体，每页版面字数为957个，行间距为固定值20磅。页眉。页眉应居中置于页面上部。单数页眉的文字为“章及标题”；双数页眉的文字为“大学本科生毕业设计（论文）”。页眉的文字用五号宋体，页眉文字下面为2条横线（两条横线的长度与版芯尺寸相同，线粗0.5磅）。页眉、页脚边距分别为1.8cm和1.7cm。页码。页码用小五号字，居中标于页面底部。摘要、目录等文前部分的页码用罗马数字单独编排，正文以后的页码用阿拉伯数字编排。2.3 摘要中文摘要一般为300字左右，外文摘要应与中文摘要内容相同，在语法、用词和书写上应正确无误，摘要页勿需写出论文题目。中、外文摘要应各占一页，编排装订时放置正文前，并且中文在前，外文在后。2.4 目录目录应包括论文中全部章节的标题及页码，含中、外文摘要；正文章、节题目；参考文献；致谢；附录。正文章、节题目（理工类要求编写到第3级标题，即.。文科、管理类可视论文需要进行，编写到23级标题。）2.5 论文正文2.5.1 章节及各章标题论文正文分章、节撰写，每章应另起一页。各章标题要突出重点、简明扼要。字数一般在15字以内，不得使用标点符号。标题中尽量不用英文缩写词，对必须采用者，应使用本行业的通用缩写词。2.5.2 层次层次以少为宜，根据实际需要选择。层次代号格式见表1和表2。表1 理工类论文层次代号及说明层次名称示 例说 明章第1章 章序及章名居中排，章序用阿拉伯数字节1.1 题序顶格书写，与标题间空1字，下面阐述内容另起一段条1.1.1 款1.1.1.1 题序顶格书写，与标题间空1字，下面阐述内容在标题后空1字接排项 (1) 题序空2字书写，以下内容接排，有标题者，阐述内容在标题后空1字 版心左边线 版心右边线表2 文管类论文层次代号及说明章节条款项一、 （一） 1. （1）居中书写空2字书写空2字书写空2字书写空2字书写 版心左边线 版心右边线各层次题序及标题不得置于页面的最后一行（孤行）。2.6 参考文献正文中引用文献标示应置于所引内容最末句的右上角，用小五号字体。所引文献编号用阿拉伯数字置于方括号“ ”中，如“二次铣削1”。当提及的参考文献为文中直接说明时，其序号应该与正文排齐，如“由文献8，1014可知”。经济、管理类论文引用文献，若引用的是原话，要加引号，一般写在段中；若引的不是原文只是原意，文前只需用冒号或逗号，而不用引号。在参考文献之外，若有注释的话，建议采用夹注，即紧接文句，用圆括号标明。不得将引用文献标示置于各级标题处。参考文献书写格式应符合GB77141987文后参考文献著录规则。常用参考文献编写项目和顺序应按文中引用先后次序规定如下：著作图书文献序号作者书名（版次）出版地：出版者，出版年:引用部分起止页 第一版应省略翻译图书文献序号作者书名（版次）译者出版地: 出版者，出版年:引用部分起止页 第一版应省略学术刊物文献序号作者文章名学术刊物名年，卷（期）：引用部分起止页学术会议文献序号作者文章名编者名会议名称，会议地址，年份出版地，出版者，出版年:引用部分起止页学位论文类参考文献序号研究生名学位论文题目出版地学校（或研究单位）及学位论文级别答辩年份:引用部分起止页 西文文献中第一个词和每个实词的第一个字母大写，余者小写；俄文文献名第一个词和专有名词的第一个字母大写，余者小写；日文文献中的汉字须用日文汉字，不得用中文汉字、简化汉字代替。文献中的外文字母一律用正体。作者为多人时，一般只列出前3名作者，不同作者姓名间用逗号相隔。外文姓名按国际惯例，将作者名的缩写置前，作者姓置后。学术会议若出版论文集者，可在会议名称后加上“论文集”字样。未出版论文集者省去“出版者”、“出版年”两项。会议地址与出版地相同者省略“出版地”。会议年份与出版年相同者省略“出版年”。学术刊物文献无卷号的可略去此项，直接写“年，（期）”。参考文献序号顶格书写，不加括号与标点，其后空一格写作者名。序号应按文献在论文中的被引用顺序编排。换行时与作者名第一个字对齐。若同一文献中有多处被引用，则要写出相应引用页码，各起止页码间空一格，排列按引用顺序，不按页码顺序。参考文献书写格式示例见附录1。2.7 名词术语科技名词术语及设备、元件的名称，应采用国家标准或部颁标准中规定的术语或名称。标准中未规定的术语要采用行业通用术语或名称。全文名词术语必须统一。一些特殊名词或新名词应在适当位置加以说明或注解。文管类专业技术术语应为常见、常用的名词。采用英语缩写词时，除本行业广泛应用的通用缩写词外，文中第一次出现的缩写词应该用括号注明英文全文。2.8 计量单位物理量计量单位及符号一律采用中华人民共和国法定计量单位（GB310031021993，见附录2），不得使用非法定计量单位及符号。计量单位符号，除用人名命名的单位第一个字母用大写之外，一律用小写字母。非物理单位（如件、台、人、元、次等）可以采用汉字与单位符号混写的方式，如“万tkm”，“t/（人a）”等。文稿叙述中不定数字之后允许用中文计量单位符号，如“几千克至1 000kg”。表达时刻时应采用中文计量单位，如“上午8点45分”，不能写成“8h45min”。计量单位符号一律用正体。2.9 外文字母的正、斜体用法按照GB310031021986及GB71591987的规定使用，即物理量符号、物理常量、变量符号用斜体，计量单位等符号均用正体。2.10 数字按国家语言文字工作委员会等七单位1987年发布的关于出版物上数字用法的规定，除习惯用中文数字表示的以外，一般均采用阿拉伯数字（参照附录3）。2.11 公式原则上居中书写。若公式前有文字（如“解”、“假定”等），文字顶格书写，公式仍居中写。公式末不加标点。公式序号按章编排，如第1章第一个公式序号为“（1-1）”，附录2中的第一个公式为（-1）等。 文中引用公式时，一般用“见式（1-1）”或“由公式（1-1）”。公式中用斜线表示“除”的关系时，若分母部分为乘积应采用括号，以免含糊不清，如a/(bcosx)。通常“乘”的关系在前，如acosx/b而不写（a/b）cosx。2.12 插表表格不加左、右边线。表序一般按章编排，如第1章第一个插表的序号为“表11”等。表序与表名之间空一格，表名中不允许使用标点符号，表名后不加标点。表序与表名置于表上，居中排写（见附录4）。表头设计应简单明了，尽量不用斜线。表头中可采用化学符号或物理量符号。全表如用同一单位，将单位符号移到表头右上角，加圆括号（见附录4中的例2）。表中数据应正确无误，书写清楚。数字空缺的格内加“”字线（占2个数字宽度）。表内文字和数字上、下或左、右相同时，不允许用“”、“同上”之类的写法，可采用通栏处理方式（见附录4中的例2）。表内文字说明不加标点。文管类的插表在表下一般根据需要可增列补充材料