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宁波理工学院毕业论文（设计）开题报告（含文献综述、外文翻译） 题 目 基于CPLD的计算机并口通信系统设计宋体 小四 加粗 姓 名 某 姓名为两个字的中间空一个字 某 学 号 * 专业班级 06通信工程2班严格要求按照年级，专业全称，班级的顺序填写 指导教师 某 某 某 分 院 信息科学与工程分院 开题日期 2010年 月 日 空一个字第1章 文献综述黑体，二号，居中，加粗基于CPLD的计算机并口通信系统黑体，小二，居中目前，在实验室和工业应用的各种控制系统中，串口是常用的计算机与外部控制系统之间的数据传输通道。由于串行通信方便易行，所以应用广泛。但是使用串行通信，在实时性、速度、数据量等方面受到限制。而计算机的并行端口传输数据时是一次性传送8个位（一个字节）或更多，由于传输量较大，因此数据的传输速度要比串口快，在许多必须讲究传输速度的控制系统里，用PC并行端口与之连接就是一个很好的解决方案。本文介绍通过PC并行端口传输数据，在传输应用中作为数字I/O口的应用。诸如调制解调系统中，待调信号可以通过计算机并行端口发送到相应的外设中 ，最终传输到调制解调芯片上，来完成PC与外设之间的高速通信过程。1.1 并口通信的几种模式二级标题：黑体 三号1.1.1 SPP模式三级标题：黑体 小三大多数PC机配有SPP并口，SPP标准并行口有4位、8位、半8位：4位口一次只能输入4位数据，但可以输出8位数据；8位口可以一次输入和输出8位数据；半8位也可以。正文：宋体 小四（正文中的英文字体为Times New Roman 小四）1.1.2 PS/2简单双向并行口PS/2引入双向数据端口，这种双向数据端口容许外设每次向PC机发送8位信息。PS/2型并口是指所有具有双向数据端口，但不支持后面介绍的EPP或ECP模式的并行接口。1.1.3 ECP口扩展并行口ECP口是双向数据端口，并能以ISA总线速度传送数据。ECP有缓冲区，支持命令周期、数据周期和多个逻辑设备寻址，在多任务环境下可以使用DMA（直接存储器访问）。1.1.4 EPP增强并行口EPP并行口允许8位双向数据传送，它可以在大约1ms的时间内完成包括握手联络在内的一个字节的数据传送；而SPP或SP/2接口则需要大约4ms才能完成同样的工作。因此可以连接各种非打印机设备，如扫描仪、LAN适配器、磁盘驱动器和CDROM 驱动器等。EPP模式是一种快捷高效灵活的模式1。因此我们使用EPP模式。EPP引脚定义如表 0.1所示。表 0.1 EPP引脚接口定义图标：宋体 五号对应并口引脚EPP信号方向说明1nWrite输出指示主机是向外设写（低电平）还是从外设读（高电平）29Data07输入/输出双向数据总线10Interrupt输入下降沿向主机申请中断11nWait输入低电平表示外设准备好传输数据，高电平表示数据传输完成12Spare输入空余线13Spare输入空余线14nDStrb输出数据选通信号，低电平有效15Spare输入空余线16Ninit输出初始化信号，低电平有效17nAStrb输出地址数据选通信号，低电平有效1825GroundGND地线1.1.5 EPP的时序EPP协议中使用了14个信号进行数据传输、应答和选通，如图 0.1所示。 图 0.1 EPP并口定义EPP协议中定义了四种数据传输模式：数据写周期数据读周期；地址写周期；地址读周期。数据读写周期向外设传输数据或从外设接收数据。地址周期交换设备地址、控制信息等。地址读写周期与数据读写周期的主要区别是数据读写周期可做 32bit与 16bit的 I/0读写，而地址读写周期只能够做 8bit的I/0读写(主要因为它没有辅助的端口)。如果只进行 8bit的 I/0读写 ，则在实际操作上，两者可以说没有区别。几乎可把地址周期看作另外一种数据周期。EPP并口的数据读周期时序如图 0.2所示3。图 0.2 EPP并口数据读周期时序1.1.6 EPP增强并口寄存器1.2 PC并口通信VC实现方案一级标题：黑体 三号1.2.1 数据写出1.2.2 数据读取结束语黑体，三号空一个字第2章 开题报告黑体，二号，居中，加粗基于CPLD的计算机并口通信系统黑体，小二，居中2.1 设计意义黑体 三号随着物质和文化生活水平的提高以及社会活动的日渐频繁，人们对信息交换的需求越来越大，于此同时就对信息交换技术提出了更高的要求。移动通信作为代表，在当代信息交换中发挥着重大的作用。如目前广泛使用的无线传送模式，无线广播电台和无线电视台等等都是使用模拟调制方式的，而如目前使用的手机网络则是使用了数字通信方式。做为数字通信方式中的代表GMSK高斯滤波最小移频键控(Gaussian Filtered MinimumShift Keying) 是一种非线性调制方式，相位平滑、频谱特性好、带外辐射小，是GSM 标准规定的调制方式，并广泛用在CDMA、卫星通信、数字电视 、软件无线电等许多方面。目前，如何建立一个高效的GMSK调制解调的平台成了关键，本课题正好是能够用来解决该问题中基础通信这一环节，因此也就有了现实的意义。正文：宋体 小四（正文中的英文字体为Times New Roman 小四）2.2 设计目标黑体 三号 本次设计需要完成的主要任务是建立基于CPLD的计算机并口通信模式，通过利用CPLD强大的逻辑控制编辑能力来建立PC与后续芯片之间的沟通桥梁，最终使PC发送的数据能够通过CPLD分析后以正确的方式发送，为后续的设计提供一个通信传输的基础，因此设计的首要目标就是实现上述功能的PC端的软件设计和CPLD控制程序设计。2.3 具体实现黑体 三号2.3.1 PC端软件设计黑体 小三2.3.2 EPP模式下的握手信号时序分析2.3.3 EPP接口电路逻辑设计2.4 应用工具2.4.1 硬件选择2.4.2 软件环境2.5 结果预计2.6 进度安排12参考文献黑体 三号1 张晨燕，吕淑琴全角 实心并行口(EPP)设计原理J石家庄经济学院学报 ，2000，第23卷，第6期，47-502 侯整风，胡军VC+实现计算机并口的直接输入/输出J淮南工业学院学报，2002，第22卷，第2期，33-373 徐晓东，刘江虹并口EPP模式下的双机高速互连J电子电气研究，2003，第34卷，第5期，560-5634 王风云，梁兴忠 EPP协议下高速数字I/O设计及应用J计算机信息学报，2001，第13卷，第8期，19-235 李清生 基于CPLD的计算机并口EPP模式通讯实现J金陵科技学院学报，2005，第21卷，第3期，39-426 Chris CantWindows WDM设备驱动程序开发指南M北京市：机械工业出版社，2003 7 韩 茜，罗丰基于字读写的 EPP协议及其应用J火控雷达技术2001，第34卷，第15期，24-288 王彦芳，王小平等 用可编程逻辑器件EPM7128SLC实现细分电路J 湖北大学学报，2002，第38卷，第1期，45-479 谭浩强C程序设计（第二版）M北京市：清华大学出版社，2004.10 求是科技，CPLD/FPGA应用开发技术与工程实践M北京市：人民邮电出版社，2005.11 Stephen Prata . C+ Primer Plus中文版（第五版）M北京市：人民邮电出版社，2005.12 居锦武计算机并行口EPP模式及应用J自贡师范高等专科学报，2003，第18卷，第1期，73-75.13 宋大雷，张东来等IEEE1284标准介绍J电子计算机与外部设备，2001，第22卷，第1期，21-23.14 徐宏慧，高有行IEEE1284并口协议分析J计算机工程与设计，2002，第23卷，第9期，11-14.第3章 空一个字外文翻译黑体，二号，居中，加粗CMX909B芯片资料（节选）黑体 小二 居中（特别注意：外文原文用PDF格式）1.3 块描述黑体 三号1.3.1 数据总线缓存 8位双向三态逻辑缓存连接调制解调器的内在寄存器和C端口的数据总线。1.3.2 地址和读写（r/w）译码该数据块控制C端口和调制解调器内部寄存器的数据传输,根据读和写状态使能的输入(WRN和RDN),片选(CSN)和寄存器地址输入A0和A1。数据总线缓存,地址和读写(R/W)解码块提供一个字节宽的8条并列C接口,如图3所示：图3 典型的调制解调器连接1.3.3 状态和数据性质存储器C端口能读的8位寄存器定义位调制解调器状态和接收数据的质量。1.3.4 命令、模式和控制寄存器18位缓存用于保持从C端口接受和传输数据。1.3.5 数据缓存产生(传输模式)或校验(接收模式)循环冗余检查位的电路,包括在传送移动传输数据块中,使得接收的调制解调器能侦测到传送中出现的错误。1.3.6 CRC产生器/校验器产生(传输模式)或校验(接收模式)循环冗余检查位的电路,包括在传送移动传输数据块中,使得接收的调制解调器能侦测到传送中出现的错误。1.3.7 FEC产生器/校验器在传输模式中电路计算并给每字节加上前向错误修正(4位)。在接收模式中FEC信息被用来纠正出现最多的发生在无线数据传送块或帧头控制位的传输错误。1.3.8 插入/反插入缓存电路在传输和反插入接收的数据块前在数据块中插入数据位,使得FEC系统成为最有用的方法来处理噪声爆发或信号减弱。外文原稿CMX909B Data Sheet1.3 General DescriptionThis product has been designed to be compliant with the appropriate sections of the Mobitex Interface Specification including Short Block Frame formatting for the extended battery saving protocol. References to data blocks in this document apply to both the normal (18 byte) Data Block and the smaller (4 byte) Short Data Block.1.3.1 Data Bus Buffers8 bidirectional 3-state logic level buffers between the modems internal registers and the host Cs data bus lines.1.3.2 Address and R/W DecodeThis block controls the transfer of data bytes between the C and the modems internal registers, according to the state of the Write and Read Enable inputs (WRN and RDN), the Chip Select input (CSN) and the Register Address inputs A0 and A1.The Data Bus Buffers, Address and R/W Decode blocks provide a byte-wide parallel C interface, which can be memory-mapped, as shown in Figure 3.Figure 3 Typical Modem C Connections1.3.3 Status and Data Quality Registers8-bit registers which the C can read to determine the status of the modem and the received data quality.1.3.4 Command, Mode and Control RegistersThe values written by the C to these 8-bit registers control the operation of the modem.1.3.5 Data BufferAn 18-byte buffer used to hold receive or transmit data to or from the C.1.3.6 CRC Generator/CheckerA circuit which generates (in transmit mode) or checks (in receive mode) the Cyclic Redundancy Checksum bits, which are included in transmitted Mobitex data blocks so that the receive modem can detect transmission errors.1.3.7 FEC Generator/CheckerIn transmit mode this circuit calculates and adds the Forward Error Correction (4 bits) to each byte presented to it. In receive mode the FEC information is used to correct most transmission errors that have occurred in Mobitex data blocks or in the Frame Head control bytes.1.3.8 Interleav