基于Libero的数字逻辑设计仿真及验证实验实验报告(实验4到8).docx

计算机_学院_网络工程_专业_1班_组、学_实验题目_基于libero的数字逻辑设计仿真及验证实验_1、 熟悉eda工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。实验报告1、基本门电路一、实验目的1、了解基于verilog的基本门电路的设计及其验证。2、熟悉利用eda工具进行设计及仿真的流程。3、学习针对实际门电路芯片74hc00、74hc02、74hc04、74hc08、74hc32、74hc86进行veriloghdl设计的方法。二、实验环境libero仿真软件。三、实验内容1、掌握libero软件的使用方法。2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc00、74hc02、74hc04、74hc08、74hc32、74hc86相应的设计、综合及仿真。4、提交针对74hc00、74hc02、74hc04、74hc08、74hc32、74hc86（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74hc00代码-与非/ 74hc00.vmodule hc00(dataa, datab,y); input 3:0dataa,datab; output 3:0y; assign y=(a&b);endmodule/74hc00测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;hc00 u1(a,b,y);initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; endendmodule/74hc02代码-或非module hc02(a,b,y); input 4:1a,b; output 4:1y; assign y=(a|b);endmodule/74hc04代码-非module hc04(a,y); input 4:1a; output 4:1y; assign y=a;endmodule/74hc08代码-与module hc08(a,b,y); input 4:1a,b; output 4:1y; assign y=a&b;endmodule/74hc32代码-或module hc32(a,b,y); input 4:1a,b; output 4:1y; assign y=a|b;endmodule/74hc86代码-异或module hc86(a,b,y); input 4:1a,b; output 4:1y; assign y=ab;endmodule/门电路测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench(); reg 4:1 a,b; wire 4:1 y;hc00 test(a,b,y);initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; a=4b1111;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）与非门：3、综合结果（截图）。（将相关窗口调至合适大小，使rtl图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）与非门：4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？与非门：输出信号有延迟，延迟时间约为300ps延迟300ps5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。与非门：输出信号在开始视延迟3200ps后面延迟4000ps左右由上图分析可以知道，在黄线以右的输出转折点处出现了竞争冒险，总共3次。2、组合逻辑电路一、实验目的1、了解基于verilog的组合逻辑电路的设计及其验证。2、熟悉利用eda工具进行设计及仿真的流程。3、学习针对实际组合逻辑电路芯片74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511进行veriloghdl设计的方法。二、实验环境libero仿真软件。三、实验内容1、掌握libero软件的使用方法。2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511相应的设计、综合及仿真。4、74hc85测试平台的测试数据要求：进行比较的a、b两数，分别为本人学号的末两位，如“89”，则a数为“1000”，b数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证a、b相等时的比较结果。5、74hc4511设计成扩展型的，即能显示数字09、字母af。6、提交针对74hc148、74hc138、74hc153、74hc85、74hc283、74hc4511（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74hc138代码/ decoder.vmodule decoder138 (din,enable,eq); input 2:0 din; input enable; output 7:0 eq; reg 7:0 eq; wire 2:0din; integer i;always (din or enable) begin if(enable) eq=0; else for(i=0;i=7;i=i+1)if(din=i) eqi=1; else eqi=0; endendmodule/74hc138测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench; reg 2:0din; reg enable; wire 7:0dataout;initial #400 $finish; initial begin enable=1; #40 enable=0; endinitial begin repeat(20) #20 datain=$random; enddecoder138 test(din,enable,dataout);endmodule/74hc148代码module encoder148(din,eo,dout,ei,gs); input 7:0din; input ei; output eo; output 2:0dout; reg eo; reg gs; integer i; always (din or ei) begin:local if(ei) begin dout=7; eo=1; gs=1; end else if(din=16b11111111) begin dout=7; eo=0; gs=1; end else begin for(i=0;i8;i=i+1) begin if(dini) begin dout=i; eo=1; gs=0; end end endendmodule/74hc148测试平台代码timeccale 1ns/10psmodule testbench; reg7:0 in; reg ei; wire2:0 out; wire eo,gs; initial begin in=b00000001; repeat(9) #20 in=in=b) ageb=1; else ageb=0; endendmodule/74hc85测试平台代码timescale 1ns/10psmodule testbench; reg 3:0 ina,inb; wire ageb; comparator_4_a testbench_4_a(ina,inb,ageb); initial begin ina=0; repeat(20) #20 ina=$random; #20 $finish; end initial begin inb=0; repeat(10) #40 inb=$random; endendmodule/74hc283代码module hc283(a, b,cin,sum,cout); parameter n=4; input n-1:0 a, b; input cin; output n-1:0 sum; reg n-1:0 sum; output cout; reg cout; reg n:0 q; always (a or b or cin) begin:adder integer i; q0=cin; for(i=0;i=n;i=i+1) begin qi+1=(ai& bi)|(ai&qi)|( bi&qi); sumi=ai biqi; end cout=qn; endendmodule/74hc283测试平台代码timescale 1ns/10psmodule testbench; reg 3:0 ina,inb; reg cin; wire 3:0 sum; wire cout; hc283 testbench283(ina,inb,cin,sum,cout); initial begin ina=0; repeat(20) #20 ina=$random; end initial begin inb=0; repeat(10) #40 inb=$random; end initial begin cin=0; #200 cin=1; endendmodule/74hc4511代码module hc4511(a,seg,lt_n,bi_n,le); input lt_n,bi_n,le; input 3:0a; output 7:0seg; reg 7:0sm_8s; assign seg=sm_8s; always (a or lt_n or bi_n or le) begin if(!lt_n) sm_8s=8b11111111; else if(!bi_n) sm_8s=8b00000000; else if(le) sm_8s=sm_8s; else case(a) 4d0:sm_8s=8b00111111; 4d1:sm_8s=8b00000110; 4d2:sm_8s=8b01011011; 4d3:sm_8s=8b01001111; 4d4:sm_8s=8b01100110; 4d5:sm_8s=8b01101101; 4d6:sm_8s=8b01111101; 4d7:sm_8s=8b00000111; 4d8:sm_8s=8b01111111; 4d9:sm_8s=8b01101111; 4d10:sm_8s=8b01110111; 4d11:sm_8s=8b01111100; 4d12:sm_8s=8b00111001; 4d13:sm_8s=8b01011110; 4d14:sm_8s=8b01111001; 4d15:sm_8s=8b01110001; default:; endcase endendmodule/74hc4511测试平台代码timescale 1ns/10psmodule testbench; reg 3:0 a; reg lt_n,bi_n,le; wire 7:0 seg; hc4511 hc4511(a,seg, lt_n,bi_n,le); initial begin a=0; lt_n=1;bi_n=1;le=0; #30 a=4b0001; #30 a=4b1000; #30 a=4b0111; #30 a=4b1010; #30 a=4b0101; #30 le=1; #30 bi_n=0; #30 lt_n=0; #20; endendmodule2、第一次仿真结果（任选一个模块，请注明）74hc153模块3、综合结果rtl图4、第二次仿真结果（综合后）。回答输出信号是否有延迟，延迟时间约为多少？延迟300ps5、第三次仿真结果（布局布线后）。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟5200ps3、时序逻辑电路一、实验目的1、了解基于verilog的时序逻辑电路的设计及其验证。2、熟悉利用eda工具进行设计及仿真的流程。3、学习针对实际时序逻辑电路芯片74hc74、74hc112、74hc194、74hc161进行veriloghdl设计的方法。二、实验环境libero仿真软件。三、实验内容1、熟练掌握libero软件的使用方法。2、进行针对74系列时序逻辑电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74hc74、74hc112、74hc161、74hc194相应的设计、综合及仿真。4、提交针对74hc74、74hc112、74hc161、74hc194（任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74hc74代码/ 74hc74.vmodule d_ff (set,reset,clk,d,q);input set,reset,clk,d;output q;reg q;always (posedge clk or negedge reset or negedge set)beginif(!reset)begin if(!set)q=d;else q=1;end else if(!set) q=0;endendmodule /74hc74测试平台代码/ 74hc74.vtimescale 1ns/1nsmodule testbench;reg d,reset,set,clk;wire q;d_ff testbench_dff(d,clk,q,set,reset);initialbeginclk =0;#400 $finish;endparameter clock_period=20;always#(clock_period/2)clk=clk;initialbegind=0;repeat(20)#20 d=$random;endinitialbeginreset=0;repeat(20)#20 reset=$random;endinitialbeginset=0;repeat(20)#20 set=$random;endendmodule/74hc112代码module jk_ff(j,k,clk,q,qn); input j,k,clk; output q,qn; reg q; assign qn=q; always (posedge clk) case(j,k) 2b00:q=q; 2b01:q=1b0; 2b10:q=1b1; 2b11:q=q; default:q=1bx; endcaseendmodule/74hc112测试平台代码timescale 1ns/1nsmodule testbench; reg j,k,clk; wire q,qn; parameter clock_period=20; always #(clock_period/2) clk=clk; initial begin j=0;clk=0; repeat(20) #20 j=$random; end initial begin k=0; repeat(20) #20 k=$random; end initial #300 $finish; jk_ff testbench_jk(j,k,clk,q,qn);endmodule/74hc161代码module hc161(cp,cep,cet,mrn,pen,dn,qn,tc); input cp; input cep,cet; output3:0 qn; input mrn,pen; input3:0 dn; output tc; reg3:0 qaux; reg tc; always (posedge cp) begin if(!mrn) qaux=4b0000; else if(!pen) qaux=dn; else if(cep&cet) qaux=qaux+1; else qauxbia=biaba=bab1xxx0xxxxxx1000xxx1xxxxxx00111xx10xxxxx10000xx01xxxxx001101x100xxxx100000x001xxxx00111011100xxx10000100011xxx0011101110100010101000100001001110111011001000000000010100011111111001010注：x为任意状态表4-11 74hc283输入输出状态进位输入4位加数输入4位被加数输入输出加法结果和进位cina4a3a2a1b4b3b2b1couts4s3s2s100000011000110111111111111110011100100100110100011001011101010111011011100001111000001001100110010表4-12 74hc4511输入输出状态使能输入数据输入译码输出ledcbaabcdefg0xxxxxx111111110xxxxx000000011000001111110110000101100001100010110110111000111111001110010001100111100101101101111001100011111110011111100001101000111111111010011110011110101000000001101011000000011011000000000110110100000001101110000000011011110000000注：x为任意状态表4-13 74hc74输入输出状态输入输出置位输入复位输入cpd1q01xx1010xx01110011111000xx11注：x为任意状态表4-14 74hc112输入输出状态输入输出置位输入复位输入11j1k1q01xxx1010xxx011111qnq11010111101000xxx10注：x为任意状态表4-15 74hc194输入输出状态输入输出模式串行cp并行s1s0dsrdsld0d1d2d3q0n+1q1n+1q2n+1q3n+10xxxxxxxxx0000111xxd0d1d2d3d0d1d2d3100xxxxxxq0nq1nq2nq3n1010xxxxx0q0nq1nq2n1011xxxxx1q0nq1nq2n110x0xxxxq1nq2nq3n0110x1xxxx