大规模可编程逻辑器件教学课件PPT.ppt

第 2 章 大规模可编程逻辑器件 gal: generic array logic 通用阵列逻辑 相关专业名词 eda：electronic design automation 电子设计自动化 pld：programmable logic device 可编程逻辑器件 cpld：complex programmable logic device 复杂可编程逻辑器件 epld：erasable programmable logic device 可擦除可编程逻辑器件 fpga：field programmable gate array 现场可编程门阵列 asic：application specific integrated circuit 特定用途集成电路 pal: programmable array logic 可编程阵列逻辑 可编程逻辑器件的定义 n逻辑器件：用来实现某种特定逻辑功能的电子 器件，最简单的逻辑器件是与、或、非门（ 74ls00，74ls04等），在此基础上可实现 复杂的时序和组合逻辑功能。 n可编程逻辑器件（pldprogrammable logic device）：器件的功能不是固定不变的 ，而是可根据用户的需要而进行改变，即由编 程的方法来确定器件的逻辑功能。 2.1 2.1 可编程逻辑器件概述可编程逻辑器件概述 数字电路课程的回顾 n使用中、小规模器件设计电路（74、54系列） n编码器（74ls148） n译码器（74ls138） n比较器（74ls85） n计数器（74ls193） n移位寄存器（74ls194） n 数字电路课程的回顾 n采用中小规模器件的局限 n电路板面积很大，芯片数量很多，功耗很大 ，可靠性低提高芯片的集成度 n设计比较困难能方便地发现设计错误 n电路修改很麻烦提供方便的修改手段 npld器件的出现改变了这一切 pld出现的背景 n电路集成度不断提高 nssimsilsivlsi n计算机技术的发展使eda技术得到广泛应用 n设计方法的发展 n自下而上自上而下 n用户需要设计自己需要的专用电路 n专用集成电路（asicapplication specific integrated circuits）开发周期长，投入大，风 险大 n可编程器件pld：开发周期短，投入小，风险小 pld器件的优点 n集成度高，可以替代多至几千块通用ic芯片 n极大减小电路的面积，降低功耗，提高可靠性 n具有完善先进的开发工具 n提供语言、图形等设计方法，十分灵活 n通过仿真工具来验证设计的正确性 n可以反复地擦除、编程，方便设计的修改和升 级 n灵活地定义管脚功能，减轻设计工作量，缩短 系统开发时间 n保密性好 n管脚数目： n208个 n电源： n3.3v（i/o） n2.5v（内核） n速度 n250mhz n内部资源 n4992个逻辑单元 n10万个逻辑门 n49152 bit的 ram 可编程逻辑器件的发展历程 70年代80年代90年代 prom 和pla 器件 pal 器件 gal器件 fpga器件epld 器件 cpld器件 内嵌复杂 功能模块 的sopc pld的发展趋势 n向高集成度、高速度方向进一步发展 n最高集成度已达到400万门 n向低电压和低功耗方向发展， 5v3.3v2.5v1.8v更低 n内嵌多种功能模块 nram，rom，fifo，dsp，cpu n向数、模混合可编程方向发展 大的pld生产厂家 n最大的pld供应商之一 nfpga的发明者，最大的pld供应商 之一 nisp技术的发明者 n提供军品及宇航级产品 pld器件的分类按集成度 n低密度 nprom,eprom,eeprom,pal,pla,gal n只能完成较小规模的逻辑电路 n高密度，已经有超过400万门的器件 nepld ,cpld,fpga n可用于设计大规模的数字系统集成度高，甚 至可以做到soc（system on a chip） 按集成度(pld)分类 pld器件的分类按结构特点 n基于与或阵列结构的器件阵列型 nprom，eeprom，pal，gal，cpld ncpld的代表芯片如：altera的max系列 n基于门阵列结构的器件单元型 nfpga pld器件的分类按编程工艺 n熔丝或反熔丝编程器件actel的fpga器件 n体积小，集成度高，速度高，易加密，抗干扰，耐高温 n只能一次编程，在设计初期阶段不灵活 nsram大多数公司的fpga器件 n可反复编程，实现系统功能的动态重构 n每次上电需重新下载，实际应用时需外挂eeprom用于保存 程序 neeprom大多数cpld器件 n可反复编程 n不用每次上电重新下载，但相对速度慢，功耗较大 数字电路的基本组成 n任何组合电路都可表示为其所有输入信号的最 小项的和或者最大项的积的形式。 n时序电路包含可记忆器件（触发器），其反馈 信号和输入信号通过逻辑关系再决定输出信号 。 pld的逻辑符号表示方法 与门乘积项 prom结构 n与阵列为全译码阵 列，器件的规模将 随着输入信号数量 n的增加成2n指数 级增长。因此 prom一般只用于 数据存储器，不适 于实现逻辑函数。 neprom和 eeprom 用prom实现组合逻辑电路功能 实现的函数为： 固定连接点 （与） 编程连接点 （或） pla结构 npla的内部结构在 简单pld中有最高 的灵活性，两个阵 列均可编程。 pal结构 n与阵列可编程使 输入项增多，或 阵列固定使器件 简化。 n或阵列固定明显 影响了器件编程 的灵活性 anbncn anbncn anbncn anbncn anbnancn bncn 用pal实现全加器 gal结构 ngal器件与 pal器件的 区别在于用 可编程的输 出逻辑宏单 元（olmc ）代替固定 的或阵列。 可以实现时 序电路。 逻辑宏单元 olmc gal器件的olmc output logic macro cell n每个olmc包含或阵 列中的一个或门 n组成： n异或门：控制输出 信号的极性 nd触发器：适合设 计时序电路 n4个多路选择器 输出使 能选择 反馈信 号选择 或门控 制选择 输出 选择 2.2 2.2 复杂可编程逻辑器件（复杂可编程逻辑器件（cpldcpld） （基于乘积项的可编程逻辑阵列）（基于乘积项的可编程逻辑阵列） cpld大都采用各种分区阵列结构，每个区域内部相当于 一个小规模的pld，各区域之间通过可编程全局互连总线连 接，构成较大规模的cpld器件。 1 1max7000max7000系列器件的基本结构系列器件的基本结构 max7000系列器件主要由216个逻辑阵列块lab(logic array block)、216个i/o控制模块和一个可编程互连阵列pia(programmable interconnect array)三部分构成。 2 2max7000max7000系列器件的逻辑宏单元结构系列器件的逻辑宏单元结构 max7000max7000系列器件中的逻辑宏单元是器件实现逻辑功能的主体，它系列器件中的逻辑宏单元是器件实现逻辑功能的主体，它 主要由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能块组成，每主要由逻辑阵列、乘积项选择矩阵和可编程寄存器三个功能块组成，每 一个宏单元可以被单独地配置为时序逻辑或组合逻辑工作方式。一个宏单元可以被单独地配置为时序逻辑或组合逻辑工作方式。 2 2max7000max7000系列器件逻辑宏单元结构（续系列器件逻辑宏单元结构（续1 1） n n 逻辑阵列功能模块逻辑阵列功能模块 每个每个lablab有有1616个共享扩展项，每一个共享乘积项可以被个共享扩展项，每一个共享乘积项可以被lablab内任何一内任何一 个或全部宏单元使用和共享，以便实现复杂的逻辑函数。个或全部宏单元使用和共享，以便实现复杂的逻辑函数。 2 2max7000max7000系列器件逻辑宏单元结构（续系列器件逻辑宏单元结构（续2 2） n n 逻辑阵列功能模块 除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时， 最多允许20个乘积项直接传送到逻辑宏单元的“或”逻辑中，其中5个乘 积项是由宏单元本身提供的，15个并联扩展项是从同一个lab中相邻宏单 元借用的。 2 2max7000max7000系列器件逻辑宏单元结构（续系列器件逻辑宏单元结构（续3 3） n n 乘积项选择矩阵功能模块乘积项选择矩阵功能模块 该模块接收来自逻辑阵列传送给本逻辑宏单元的各个乘该模块接收来自逻辑阵列传送给本逻辑宏单元的各个乘 积项，经过选择后，一部分经或门形成组合逻辑函数的输出积项，经过选择后，一部分经或门形成组合逻辑函数的输出 ；一部分作为控制信号，传送到可编程寄存器功能块，作为；一部分作为控制信号，传送到可编程寄存器功能块，作为 寄存器的置位、复位、时钟和时钟使能信号。寄存器的置位、复位、时钟和时钟使能信号。 n n 可编程寄存器功能模块可编程寄存器功能模块 由可编程配置寄存器和时钟选择多路选择器、快速输入由可编程配置寄存器和时钟选择多路选择器、快速输入 选择多路选择器、复位选择多路选择器、寄存器旁路选择多选择多路选择器、复位选择多路选择器、寄存器旁路选择多 路选择器等组成，对寄存器的工作方式进行灵活配置。路选择器等组成，对寄存器的工作方式进行灵活配置。 3 3max7000max7000系列器件的系列器件的i/oi/o控制模块控制模块 i io o控制块允许每个控制块允许每个i io o引脚单独被配置为输入、输出或双向工作引脚单独被配置为输入、输出或双向工作 方式。所有方式。所有i io o引脚都有一个三态缓冲器，三态缓冲器的使能控制信号引脚都有一个三态缓冲器，三态缓冲器的使能控制信号 来自一个来自一个4 4选选1 1多路选择器，通过它可以选择使用两个全局的输出使能信多路选择器，通过它可以选择使用两个全局的输出使能信 号之一，或者是地号之一，或者是地(gnd)(gnd)电平，或者是电源电平，或者是电源(vcc)(vcc)电平作为三态缓冲器的电平作为三态缓冲器的 使能信号。使能信号。 4 4max7000max7000系列器件的系列器件的piapia 器件上的所有的器件上的所有的lablab是通过在可编程互连阵列是通过在可编程互连阵列(pia)(pia)上布线，以相互上布线，以相互 连接构成所需的逻辑。连接构成所需的逻辑。piapia这个全局总线是一种可编程的通道，它可以把这个全局总线是一种可编程的通道，它可以把 器件中任何信号源连接到任何一个目的地。器件中的所有专用输入、器件中任何信号源连接到任何一个目的地。器件中的所有专用输入、i/oi/o 引脚和逻辑宏单元输出都连接到引脚和逻辑宏单元输出都连接到piapia，而由，而由piapia将这些信号传送到器件的将这些信号传送到器件的 各个地方。只有每个各个地方。只有每个lablab各自需要的信号才布置从各自需要的信号才布置从piapia到到lablab的连线。的连线。 2.3 2.3 现场可编程门阵列（现场可编程门阵列（fpgafpga） 2.3.1 fpga2.3.1 fpga的基本工作原理的基本工作原理 （基于查找表法的（基于查找表法的sramsram原理）原理） 查找表的基本原理 实际逻辑电路lut的实现方式 a,b,c,d 输入逻辑输出地址ram中 存储的内容 0000000000 0001000010 0 . 0 1111111111 n个输入的逻辑函数需要2的n次方的容量的 sram来实现，一般多个输入的查找表采用多个 逻辑块级连的方式 查找表的基本原理 n个输入的逻辑函数需要2的n次方的容量的sram 来实现，一般多于输入的查找表采用多个逻辑块级 连的方式 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构系列器件的基本结构 flex10kflex10k系列器件是工业界第一个嵌入式系列器件是工业界第一个嵌入式pldpld系列器件，它采用了系列器件，它采用了 sarmsarm制造工艺和灵活逻辑单元阵列制造工艺和灵活逻辑单元阵列flex(flexibleflex(flexible logic element logic element matrix)matrix)结构。结构。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续1 1） 1 1逻辑阵列块逻辑阵列块lablab 每个逻辑阵 列块lab由8个相 邻的逻辑单元le ，以及与相邻的 lab相连的进位 链和级联链、 lab控制信号、 lab局部互连通 道等组成。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续2 2） 2 2逻辑单元逻辑单元lele 每个le包含一个能快速产生4变量的任意逻辑函数输 出的4输入查找表lut，以及一个带同步使能的可编程触发 器、与相邻le相连的进位链和级联链。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续3 3） 2 2逻辑单元逻辑单元lele flex10k系列器件结构中提供了两条专用高速数据通道 ，用于连接相邻的le，并且不占用局部互连通道，这就是 进位链和级联链。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续4 4） 3 3嵌入式阵列块嵌入式阵列块eabeab flex10k系列器件的 嵌入式阵列块是输入和输 出端带有寄存器的片内 ram阵列块，可用于实现 通用阵列逻辑。eab相当 于一个大规模的查找表 lut，它可编程快速实现 多位数字乘法器、数字滤 波器和微控制器等复杂逻 辑功能，比一般的外存储 器有更大的灵活性。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续5 5） 4 4快速互连通道快速互连通道 快速互连通道是由遍布于整个器件中的“行互连” 和“列互连”组成的。每行的lab有一个专用的“行互 连”，“行互连”可以驱动i/o引脚，并将信号传送到 同一行中的其他lab中。“列互连”连接各行，同时也 能够驱动i/o引脚。 。 2.3.2 flex10k2.3.2 flex10k系列器件的基本结构（续系列器件的基本结构（续6 6） 5 5输入输出单元输入输出单元ioeioe 器件的i/o引脚是由输入输出单元ioe驱动的。ioe位于快速互连通 道行和列的末端，包含一个双向的i/o缓冲器和一个触发器，这个触发 器可以用作需要快速建立时间的外部数据输入寄存器，也可以作为要求 快速“时钟到输出”性能的数据输出寄存器。 cyclonecyclone器件介绍器件介绍 器件 ep5ep8ep20ep35ep50ep70 逻辑单 元 4608825618752332163052868416 m4k ram块 （4kb512校验比特） 263652105129250 总比特数 1198081658882396164838405944321152000 嵌入1818位乘法器 1318263586150 plls 224444 最多用户管i/o脚 142182315475450622 差分通道 5575125200192275 表 cyclone 系列器件特性参数 cyclone是altera公司在第一代cyclone系列的基础上开 发的一款低成本、高性价比的fpga。采用了全铜层90nm低k绝缘工 艺，1.2vsram工艺设计，在300nm园晶片上生产。提供了4608 68416个逻辑单元（le），并具有一整套最佳的功能，包括1818 位乘法器、专用外部存储接口电路、4k位嵌入式存储块、锁相环 （pll）和高速差分i/o等功能。 cyclonecyclone器件介绍（续）器件介绍（续） 封装尺寸/nmnmep5ep8ep20ep35ep50ep70 144-pin tqfp/16168985 208-pin pqfp/30.630.6142138 256-pin fineline bga/1717182152 484-pin fineline bga/2323315322294 672-pin fineline bga/2727475450422 896-pin fineline bga/3131622 表 cyclone器件封装和最多用户i/o管脚数 配置器件 支持cyclone器件 ep5ep8ep20ep35ep50ep70 epcs1是 epcs4是是是 epcs16是是是是是是 epcs64是是是是是是 表 cyclone fpga的专用配置器件 cpld与fpga的区别 cpldfpga 内部结结构基于乘积项积项基于查查找表（lut） 程序存储储内部eepromsram，外挂eeprom 资资源类类型组组合电电路资资源丰富触发发器资资源丰富 集成度低高 使用场场合完成控制逻辑逻辑能完成比较较复杂杂的算法 速度慢快 其他资资源eab，锁锁相环环 保密性可加密一般不能保密 fpga与cpld的区别 nfpga采用sram进行功能配置，可重复编程， 但系统掉电后，sram中的数据丢失。因此， 需在fpga外加eprom，将配置数据写入其中 ，系统每次上电自动将数据引入sram中。 cpld器件一般采用eeprom存储技术，可重 复编程，并且系统掉电后，eeprom中的数据 不会丢失，适于数据的保密。 fpga与cpld的区别 nfpga器件含有丰富的触发器资源，易于 实现时序逻辑，如果要求实现较复杂的 组合电路则需要几个clb结合起来实现 。cpld的与或阵列结构，使其适于实现 大规模的组合功能，但触发器资源相对 较少。 fpga与cpld的区别 nfpga为细粒度结构，cpld为粗粒度结 构。fpga内部有丰富连线资源，clb分 块较小，芯片的利用率较高。cpld的宏 单元的与或阵列较大，通常不能完全被应 用，且宏单元之间主要通过高速数据通道 连接，其容量有限，限制了器件的灵活布 线，因此cpld利用率较fpga器件低。 fpga与cpld的区别 nfpga为非连续式布线，cpld为连续式布线 。fpga器件在每次编程时实现的逻辑功能一 样，但走的路线不同，因此延时不易控制，要 求开发软件允许工程师对关键的路线给予限制 。cpld每次布线路径一样，cpld的连续式 互连结构利用具有同样长度的一些金属线实现 逻辑单元之间的互连。连续式互连结构消除了 分段式互连结构在定时上的差异，并在逻辑单 元之间提供快速且具有固定延时的通路。 cpld的延时较小。 pld器件的命名与选型 nepm7 128 s l c 8410 nepm7：产品系列为epm7000系列 n128：有128个逻辑宏单元 ns：电压为5v，ae为3.3v，b为2.5v nl：封装为plcc，q代表pqfp等 nc：商业级（commercial）070度， i：工业级（industry），4085度 m：军品级（military），55125度 n84：管脚数目 n10：速度级别 管脚的定义 n特殊功能的管脚 n电源脚vcc和gnd，vcc一般分为vccint和 vccio两种 njtag管脚：实现在线编程和边界扫描 n配置管脚（fpga）：用于由eeprom配置芯片 n信号管脚 n专用输入管脚：全局时钟、复位、置位 n可随意配置其功能为：输入、输出、双向、三态 pld的设计步骤 设计输入 n原理图输入 n使用元件符号和连线等描述 n比较直观，但设计大规模的数字系统时则显得繁琐 nhdl语言输入 n逻辑描述功能强 n成为国际标准，便于移植 n原理图与hdl的联系与高级语言与汇编语言类 似 设计处理 n综合和优化 n优化：将逻辑化简，去除冗余项，减少设计所耗用的资源 n综合：将模块化层次化设计的多个文件合并为一个网表，使 设计层次平面化 n映射 n把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块 的形式 n布局与布线 n将已分割的逻辑小块放到器件内部逻辑资源的具体位置并利 用布线资源完成各功能块之间的连接 n生成编程文件 n生成可供器件编程使用的数据文件 模拟仿真 n功能仿真 n不考虑信号传输和器件的延时 n时序仿真 n不同器件的内部延时不一样，不同的布局、 布线延时也会有比较大的不同 n在线验证 n利用实现手段测试器件最终功能和性能指标 在系统编程技术isp in system program n对pld的逻辑功能可随时进行修改。由 lattice公司率先发明 n优点： n方便硬件的调试 n方便硬件版本的升级，类似于软件升级 在系统编程技术isp in system program isp技术用编程器直接在用户的目标系统或印制板上对 pld芯片下载。 具有isp性能的器件是e2cmos工艺制造，其编程信息 存储于e2prom内，可以随时进行电编程和电擦除，且 掉电时其编程信息不会丢失。 在系统编程技术 （in system programmable） isp器件有一个专门引脚 ispen和4个复用引脚sdi、 sdo、sclk和mode。 当ispen=高电平时，器件处于正常工作模式；当 ispen=低电平时，器件所有i/o端的三态缓冲电路均处于高 阻状态，割断了芯片内部电路与外电路的联系，从而可对 器件编程。 边界扫描测试技术bst boundary scan test n据ieee1149.1标准jtag，用于解决大 规模集成电路的测试问题。 n现在新开发的可编程器件都支持边界扫 描技术，并将其作为isp接口。 n在dsp开发和嵌入式处理器的开发中应 用得非常广泛。 fpga/cpld测试技术 1 内部逻辑测试 2 jtag边界扫描测试 图 边界扫描电路结构 jtag边界扫描测试 表 边界扫描io引脚功能 2.3 cpld和fpga的编程与配置 2.3.1 cpld和fpga的编程配置 1编程配置的概念 可编程逻辑器件在利用开发工具设计好应用电路后，要将该应用 电路写入pld芯片。将应用电路写入pld芯片的过程称为编程，而对 fpga器件来讲，由于其内容在断电后即丢失，因此称为配置(但把应 用电路写入fpga的专用配置rom仍称为配置)。由于编程或配置一般 是把数据由计算机写入pld芯片，因此，也叫下载。要把数据由计算 机写入pld芯片，首先要把计算机的通信接口和pld的编程或配置引 脚连接起来。一般是通过下载线和下载接口来实现的，也有专用的编 程器。 2配置模式 在fpga的配置之前，首先要借助于fpga开发系统， 按某种文件格式要求描述设计系统，编译仿真通过后，将 描述文件转换成fpga芯片的配置数据文件。选择一种 fpga的配置模式，将配置数据装载到fpga芯片内部的可 配置存储器，fpga芯片才会成为满足要求的芯片系统。 fpga的配置模式是指fpga用来完成设计时的逻辑配 置和外部连接方式。逻辑配置是指，经过用户设计输入并 经过开发系统编译后产生的配置数据文件，将其装入fpga 芯片内部的可配置存储器的过程，简称fpga的下载。只有 经过逻辑配置后，fpga才能实现用户需要的逻辑功能。 不同公司的配置模式有所不同，而同一公司的不同器 件系列也有差异，具体配置模式应查相关器件的数据手册 。比如lattice公司的ecp/ec系列器件的配置模式由 cfg2:0决定，包括七种配置模式： spi主动模式； spix主动模式； 主动串行模式； 从动串行模式； 主动并行模式