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第十二章 时序逻辑电路 第一节 触发器 第二节 计数器 第三节 寄存器 返回主目录 第一节节 触发发器 一、基本RS触发发器 基本RS触发发器又称为为RS锁锁存器，在各种触发发器中，它 的结结构最简单简单 ，却是各种复杂结杂结 构触发发器的基本组组成部分 。 1电电路组组成 图图12-1所示电电路是由两个与非门门交叉反馈连馈连 接成的基 本RS触发发器。 图图12-1 基本RS触发发器 a）逻辑图逻辑图 b） 逻辑逻辑 符号 2逻辑逻辑 功能 （1） 逻辑逻辑 功能分析 在基本RS触发发器中，触发发器的输输 出不仅仅由触发发信号来决定，而且当触发发信号消失后，电电路能 将输输出状态态保持下去，即具备记忆备记忆 功能。 = =0或Q=0、 = 1）当 = =1时时，电电路有两个稳稳定状态态：Q=1、 =0或 Q=0、 =1，我们们把前者称为为1状态态或置位状态态，把后者称为为 0状态态或复位状态态。 2）当 =1、 =0时时，Q=1， =0，触发发器被置成1状态态 。 3）当 =0、 =1时时， =1，Q=0，触发发器被置成0状态态 。 4）当 =0、 =0时时，Q= =1，这这是一种未定义义的状态态 ，既不是1状态态，也不是0状态态，这这种状态态是不稳稳定的，我 们们称之为为不定状态态。 （2）逻辑逻辑 功能的描述 触发发器在接收触发发信号之前的 原稳稳定状态态称为为初态态，用Qn表示；触发发器在接收触发发信号 之后建立的新稳稳定状态态叫做次态态，用Qn+1表示。触发发器的次 态态Qn+1是由触发发信号和初态态Qn的取值值情况所决定的。 1）状态转换态转换 特性表 含有状态变态变 量的真值值表叫做触发发 器的特性表。基本RS触发发器的特性表如表12-1所示。表12-2 为简为简 化的特性表。 表12-1 基本RS触发发器状态转换态转换 特性表 0 1 1 1 0 0 不定 不定 1 1 0 1 1 1 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 0 0 1 Qn+1 Qn表12-2 简简化的RS触发发器特性表表 Qn 1 0 不定 1 1 1 0 0 1 0 0 Qn+1 2）时时序图图（又称波形图图） 时时序图图是以波形图图的方 式来描述触发发器的逻辑逻辑 功能的。在图图12-1a所示电电路中， 假设设触发发器的初始状态为态为 Q=0、 =1，触发发信号的波形已 知，则则根据上述逻辑逻辑 关系可以画出Q和 的波形，如图图12- 2所示。 图图12-2 时时序波形图图 基本RS触发发器除了可用上述与非门组门组 成外，也可以利 用两个或非门门来组组成，其逻辑图逻辑图 和逻辑逻辑 符号如图图12-3所 示。 图图12-3 或非门组门组 成的基本RS触发发器 a）逻辑图逻辑图 b）逻辑逻辑 符号 在这这种基本RS触发发器中，触发输发输 入端R、S在没有加触发发 信号时应处时应处 于低电电平，加有触发发信号时为时为 高电电平（称为为高 电电平有效）。其特性表见见表12-3、时时序图图如图图12-4所示。 图图12-4 或非门门构成的RS触发发器时时序图图 表12-3 或非门门构成的RS触发发器 特性表 Qn 1 0 不定 0 0 0 1 1 0 1 1 Qn+1 R S 二、同步RS触发发器和D锁锁存器 1同步RS触发发器 （1）电电路组组成 同步RS触发发器是同步触发发器中最简单简单 的 一种，其逻辑图逻辑图 和逻辑逻辑 符号如图图12-5所示。CP是时钟时钟 脉冲信 号，高电电平有效，即CP为为高电电平时时，输输出状态态可以改变变，CP 为为低电电平时时，触发发器保持原状态态不变变。Q和 是互补输补输 出端。 图图12-5 同步RS触发发器 a） 逻辑图逻辑图 b）逻辑逻辑 符号 （2） 功能分析 1）当CP=0时时，触发发器保持原状态态不变变。 2）当CP=1时时，触发发器将按基本RS触发发器的规规律发发生变变 化。此时时，同步RS触发发器的状态转换态转换 特性表与表12-3相同。 （3）初始状态态的预预置 在实际应实际应 用中，有时时 需要在时钟时钟 脉冲CP到来之 前，预预先将触发发器设设置成 某种状态态，为为此，在同步 RS触发发器电电路中设设置了直 接置位端和直接复位端。 其工作情况可用图图12-6的 波形图图来描述。 图图12-6 同步RS触发发器时时序波形图图 2同步D触发发器 同步D触发发器又称为为D锁锁存器，其逻辑图逻辑图 和逻辑逻辑 符号 如图图12-7所示。 图图12-7 同步D触发发器 a）逻辑图逻辑图 b）逻辑逻辑 符号 三、三、边边边边沿触沿触发发发发器器 1边边沿D触发发器 （1）逻辑逻辑 符号 边边沿D触发发器的逻辑逻辑 符号如图图12-8所示 。符号图图中 、 端的小圆圆圈表示低电电平有效。该该触发发器为为 CP上升沿触发发（图图中，CP端若有小圆圆圈表示触发发器为为CP下降 沿触发发）。 图图12-8 边边沿D触发发器的逻辑逻辑 符号 （2）工作特性 此种触发发器的状态态只有在CP的上升沿到来时时才可能改 变变，在CP的其它任何时时刻，触发发器都将保持状态态不变变，故 把这这种类类型的触发发器称为为正边边沿触发发器或上升沿触发发器 。 除上述正边边沿触发发的D触发发器之外，还还有在时钟时钟 脉冲 下降沿触发发的负边负边 沿D触发发器，与正边边沿D触发发器相比较较 ，只是触发发器翻转时转时 所对应对应 的时钟时钟 脉冲CP的触发发沿不同 ，其所实现实现 的逻辑逻辑 功能均相同。 （3）逻辑逻辑 功能描述 边边沿D触发发器在CP上升沿到来时时的状态转换态转换 特性表如表 12-4所示，表12-5为为D触发发器简简化的特性表。图图12-9为为D触 发发器的时时序图图。 表12-4 D触发发器状态转换态转换 特性表 表12-5 D触发发器简简化特性表 CPD QnQn+1 0 0 0 1 1 0 1 1 0 0 1 1 图图12-9 D触发发器时时序图图 CPD Qn+1 0 1 0 1 （4）边边沿D触发发器的应应用 74HC74是一种集成正边边沿双D触发发器，内含两个上升沿 触发发的D触发发器。图图12-10是利用74HC74构成的单单按钮电钮电 子 转换转换 开关电电路，该电该电 路只利用一个按钮钮即可实现电实现电 路的 接通与断开。 图图12-10 74HC74应应用电电路 2边边沿JK触发发器 （1）边边沿JK触发发器的逻辑逻辑 符号 图图12-11为为JK触发发器的逻辑逻辑 符号，其中图图a为为CP上升沿 触发发，图图b为为CP下降沿触发发，除此之外，二者的逻辑逻辑 功能 完全相同，图图中J、K为为触发发信号输输入端。 图图12-11 边边沿JK触发发器 a）上升沿触发发型 b）下降沿触发发型 （2）JK触发发器的逻辑逻辑 功能 下降沿触发发的JK触发发器的逻辑逻辑 功能见见表12-6，表12-7 为为JK触发发器简简化的功能表，时时序图图如图图12-12所示。 表12-6 JK触发发器功能表 CPJ KQ nQ n+1功能名称 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 0 1 0 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0 直接置1 直接置0 保持 保持 置0 置0 置1 置1 翻转转 翻转转 表12-7 JK触发发器简简化功能表 J KQ n+1 0 0 0 1 1 0 1 1 Qn 0 1 图图12-12 JK触发发器时时序图图 （3）边边沿JK触发发器的应应用 74HC112内含两个下降沿JK触发发器，图图12-13a是利用 74HC112组组成的二分频频和四分频电频电 路。 分频频是指电电路输输出信号的频频率是输输入信号频频率的1/N（其 中N为为整数，即分频频次数），也就是说输说输 出信号的周期是输输入 信号周期的N倍。 图图12-13 74HC110构成的分频电频电 路 a）电电路图图 b）波形图图 第二节节 计计数器 一、计计数器的功能和分 类类 计计数器是一种应应用广泛的时时序逻辑电逻辑电 路，它不仅仅可用来对对 脉冲计计数，而且还还常用于数字系统统的定时时、延时时、分频频及构成 节节拍脉冲发发生器等等。 计计数器按计计数长长度可分为为二进进制、十进进制及N进进制计计数器 。按计计数脉冲的引入方式可分为为异步工作方式和同步工作方式 计计数器两类类。按计计数的增减趋势趋势 可分为为加法、减法及可逆计计数 器。 计计数器的组组成和其它时时序电电路一样样，都含有存储单储单 元（这这 里通称为计为计 数单单元），存储单储单 元是由触发发器构成的。 1异步二进进制计计数器 （1）异步二进进制加法计计数器 图图12-14所示是利用3个下降沿JK触发发器构成的异步二进进制 加法计计数器。 二、异步计数器 图图12-14 异步二进进制加法计计数器 该计该计 数器的状态转换态转换 特性表见见表12-8，时时序图图如图图12- 15所示。计计数器的状态转换规态转换规 律也可以采用如图图12-16所示 的状态转换图态转换图 来表示。 图图12-15 异步二进进制加法计计数器时时序图图 图图12-16 异步二进进制加法计计数器状态转换图态转换图 计计数脉冲 CP序号 计计数器状态态 Q2 Q1 Q0 0 1 2 3 4 5 6 7 8 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 表12-8 状态转换态转换 表 计计数器还还具有分频频功能。由n个触发发器构成的二进进制计计 数器，其末级级触发发器输输出脉冲频频率为为CP的1/2n ，即实现对实现对 CP的2n分频频。 异步3位二进进制加法计计数器也可采用上升沿D触发发器来构 成，如图图12-17a。 图图12-17 上升沿触发发的异步3位二进进制加法计计数器 a）逻辑图逻辑图 b）时时序图图 （2） 异步二进进制减法计计数器 如图图12-18所示电电路为为下降沿触发发的异步3位二进进制减 法计计数器。电电路的状态转换态转换 情况如图图12-19所示，图图12-20 为时为时 序图图。 图图12-18 异步二进进制减法计计数器 图图12-19 异步二进进制减法计计数器状态转换图态转换图 图图12-20 异步二进进制减法计计数器时时序图图 （3） 异步二进进制可逆计计数器 既能进进行加计计数又能进进行减计计数的计计数器叫做可 逆计计数器。在可逆计计数器中，有加减工作方式控制端， 当输输入不同的控制信号时时，该计该计 数器的状态转换规态转换规 律 可以分别别按加法计计数器或减法计计数器的计计数规规律进进行 工作。当然，电电路中需要加入相应应的控制逻辑电逻辑电 路。 2异步十进进制计计数器 图图12-21所示是由4个JK触发发器构成的8421码码异步十 进进制加法计计数器，该电该电 路具有进进位功能。 图图12-21 异步十进进制加法计计数器 十进进制计计数器状态转换态转换 表见见表12-9，时时序图图如图图12-22所 示。 计计数脉冲 CP序号 计计数器状态态 Q3 Q2 Q1 Q0 进进位 对应对应十 进进制数 0 1 2 3 4 5 6 7 8 9 10 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 2 3 4 5 6 7 8 9 0 表12-9 十进进制计计数器状态转换态转换 表 图图12-22 异步十进进制加法计计数器时时序图图 3异步N进进制计计数器 在实际实际 工作中，还还需要其它不同进进制的计计数器，我们们 把这这些计计数器称为为N进进制计计数器。异步N进进制计计数器的构成 方式和异步十进进制计计数器基本相同，也是在二进进制计计数器 的基础础上，利用一定的方法跳过过多余的状态态后实现实现 的。例 如，五进进制计计数器可以用三个触发发器组组成，其状态转换规态转换规 律可以按图图12-23所示的状态转换图进态转换图进 行。 图图12-23 五进进制计计数器的状态转换图态转换图 三、同步计数器 1同步二进进制加法计计数器 如图图12-24a所示是一个由3个JK触发发器构成的同步3位二 进进制加法计计数器，CP输输入的是计计数脉冲。其时时序图图如图图12- 24b所示 。同步3位二进进制计计数器的状态转换态转换 特性表与异步 二进进制计计数器完全相同。 图图12-24 同步3位二进进制计计数器 a）逻辑图逻辑图 b）时时序图图 2同步十进进制计计数器 若在同步二进进制计计数器的基础础上，通过过一定的方法跳 过过多余的无效状态态后，也可构成同步十进进制计计数器。 同步十进进制计计数器的时时序图图和状态转换态转换 特性表与异步 十进进制计计数器的完全相同。 174HC161 74HC161是一种可预预置数的同步计计数器，在计计数脉冲上 升沿作用下进进行加法计计数，其主要功能如下： （1）清零 （2）预预置数 （3）计计数控制 （4）进进位 四、通用集成四、通用集成计计计计数器数器 图图12-25所示是利用74HC161和一个与非门组门组 成的六进进 制计计数器。 图图12-25 74HC161构成的六进进制计计数器 当需要位数更多的计计数器时时，可按如图图12-26所示电电 路进进行级联级联 。 图图12-26 74HC161的级联电级联电 路 274HC192 74HC192为为可预预置同步8421码码十进进制加/减可逆计计数器 ，它有两个时钟时钟 脉冲输输入端，进进行加计计数或减计计数时时，有 各自的时钟时钟 脉冲输输入端，可以进进行加计计数或减计计数。 其主要功能如下： （1）异步清零 （2）预预置数（为为异步置数） （3）可逆计计数 当计计数时钟时钟 脉冲CP加至CPU且CPD为为高 电电平时时，计计数器在CP上升沿的作用下进进行加计计数；当计计数 时钟时钟 脉冲CP加至CPD且CPU为为高电电平时时，计计数器在CP上升沿 的作用下进进行减计计数。 另外，74HC192还还具有进进位输输出端 和借位输输出端 。当进进行加计计数并且计计数到9（Q3Q2Q1Q0=1001），同时时CPU 为为低电电平时时，进进位输输出端 为为低电电平，其它情况为为高电电 平。当进进行减计计数并且计计数到0（Q3Q2Q1Q0=0000），同时时CPD 为为低电电平时时，借位输输出端 为为低电电平，其它情况为为高电电 平。 图图12-27 74HC192的串行级联应级联应 用 图图12-27所示是74HC192的串行级联应级联应 用时时的电电路图图。 第三节 寄存器 一、寄存器的功能和分类一、寄存器的功能和分类 存放数码码的逻辑逻辑 部件称为为寄存器。寄存器必须须具有记记 忆单忆单 元触发发器，因为为触发发器具有0和1两个稳稳定状态态， 所以一个触发发器只能存放1位二进进制数码码，存放N位数码码就应应 具备备N个触发发器。 一般寄存器都是在时钟时钟 脉冲的作用下把数据存放或送出 触发发器的，故寄存器还还必须须具有起控制作用的电电路，以保证证 信号的接收和清除。 寄存器按所具备备的功能不同可分为为两大类类：数码码寄存器 和移位寄存器。 二、数码寄存器二、数码寄存器 数码码寄存器只具有接收数码码和清除原有数码码的功能。 1工作原理 图图12-28是一个由四个D触发发器构成的四位数码码寄存器， 在CP上升沿的作用下，将四位数码码寄存到四个触发发器中。 图图12-28 数码码寄存 器 2集成数码码寄存器 集成数码码寄存器种类较类较 多，常见见的有两种：一种是由触 发发器构成的，另一种是由锁锁存器构成的。 锁锁存器与触发发器的区别别是：锁锁存器的时钟时钟 脉冲触发发方 式为电为电 平触发发，实际实际 上就是同步工作方式的触发发器。此时时 ，时钟时钟 脉冲信号又称为为使能信号，分高电电平有效和低电电平有 效两种。当使能信号有效时时，由锁锁存器组组成