EDA课程设计--数字秒表设计.doc

学校课 程 设 计 报 告（理工类）课程名称： EDA技术 专业班级： 电子信息工程101 学生学号： 学生姓名： 所属院部： 指导教师： 20 11 20 12 学年 第 2 学期设计项目名称： 数字秒表设计 实验地点： 同组学生姓名： 设计成绩： 批改教师： 批改时间： 一、设计目的和要求1. 课程设计目的2. 课程设计的基本要求3. 课程设计类型二、 仪器和设备三、 设计过程1. 设计内容和要求2. 设计方法和开发步骤3. 设计思路4. 设计难点四、 设计结果与分析1. 思路问题以及测试结果失败分析2. 程序简要说明一、设计目的和要求1.课程设计目的1）根据设计要求，完成对数字秒表的设计。2）进一步加强对Maxplus软件的应用和对VHDL语言的使用。 2.课程设计的基本要求1)提供的时钟信号频率为100Hz，实现计数从0.01s到0.1s,再到1s，10s,1min,10min,1h。3.课程设计类型1)综合应用设计二、仪器和设备1.计算机，1台三、设计过程1.设计内容和要求 1）用Maxplus软件编程实现六进制计数器、十进制计数器、分频器（3MHz100MHz）模块。 2）编译各个模块，连接各模块，最终实现一小时的秒表计数功能。2.设计方法和开发步骤1）编程实现十进制计数器十进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out integer range 0 to 15; carry_out: out std_logic);end entity cnt10;architecture art of cnt10 is signal cqi: integer range 0 to 15; begin process(clk,clr,ena)is begin if clr=1then cqi=0; elsif clkevent and clk=1then if ena=1then if cqi9 then cqi=cqi+1; else cqi=0;end if; end if; end if; end process; process(cqi)is begin if cqi=9 then carry_out=1; else carry_out=0;end if;end process;cq=cqi;end architecture art;2）编程实现六进制计数器六进制计数器源代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity cnt6 is port(clk: in std_logic; clr: in std_logic; ena: in std_logic; cq: out std_logic_vector(3 downto 0); carry_out: out std_logic);end entity cnt6;architecture art of cnt6 is signal cqi: std_logic_vector(3 downto 0); begin process(clk,clr,ena)is begin if clr=1then cqi=0000; elsif clkevent and clk=1then if ena=1then if cqi=0101then cqi=0000; else cqi=cqi+1;end if; end if; end if; end process; process(cqi)is begin if cqi=0000then carry_out=1; else carry_out=0;end if;end process;cq=cqi;end architecture art;3）编程实现分频器模块 分频器源代码（3MHz100Hz） library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity clkgen is port(clk: in std_logic; newclk: out std_logic);end entity clkgen;architecture art of clkgen issignal cnter:integer range 0 to 10#29999#;beginprocess(clk) isbegin if clkevent and clk=1 then if cnter=29999 then cnter=0; else cnter=cnter+1; end if; end if;end process;process(cnter) isbegin if cnter=29999 then newclk=1; else newclk=0; end if;end process;end architecture art;3.设计思路 因为实验硬件仿真提供3MHz的时钟信号，所以要用分频器实现3MHz到100Hz的时钟信号的转换。用四个十进制计数器和两个六进制计数器实现0.01s到1h的计数。第一个十进制计数器计数0.01s,计数到0.1s,第二个十进制计数器计数到1s,第三个十进制计数器计数到10s，第四个计数器用六进制计数器，计数到60s（即1min），第五个用十进制计数器，计数到10min，第六个用六进制计数器，计数到60min（即1h）。连接每个模块，最终实现秒表的功能。4.设计难点 我们设计的过程中主要遇到的难点是最终的各个模块的连接与编译。连接模块的原理图后，编译出现错误。经过老师的指导，发现端口的连接线有问题。不能从输入输出端口拖出线连接到模块上，这样只能连接一个端口，而无法将全部端口正确连接到模块上。而且各个模块排列比较紧是，容易在连接线上出现问题，所以各个模块的排列要合理的分散。 在实际的设计过程中，分频器的模块也遇到了困难。因为我们参考了书上的部分程序，不过有一句语句有语法错误。所以找了很长时间，最后在老师的帮助下，通过ISE软件找出了错误。 实际的过程中我们没有加入分频器模块，仿真时直接提供100Hz的时钟信号进行仿真。四、设计结果与分析1、思路问题以及测试结果失败分析设计的过程中没有注意到分频器模块的设计，没有考虑到实际的时钟脉冲信号的频率问题。实际的时钟脉冲信号不一定是我们的100Hz。所以一定要设计分频器模块。最终的原理图连接后，端口的连接没有注意，尤其是一对多的端口的连接。所以编译出现错误。多个输出端口同过命名的方式连接到一起的，要注意最终的输出端口模块的线要用粗线，表示可以连接多个端口。这样，前面的六个端口连接到上面就不会出现错误。每一个单独的