数字频率计设计论文（CPLD+VHDL编程）.doc

数字频率计的研究数字频率计的研究 DigitalDigital frequencyfrequency ofof researchresearch 学学 生生: : 专专 业：业：电电子信息工程子信息工程 班级班级 学号：学号： 指导指导 教师：教师： 学学 院院: : 电电子信息工程子信息工程 摘摘 要要 数字频率计是专门用于测量信号频率的装置，并用十进制数显 示。数字频率计是一种传统的测量仪器，广泛应用于学校教学、工 厂和公司中。它不仅可以测量正弦波、方波和尖脉冲信号的频率， 还能对其它多种物理量进行测量。例如机械振动频率，转动体的转 动速度等，均可先转换成电信号，然后用频率计测量。 本设计采用的数字频率计是专门用于测量信号频率的装置，并 用十进制显示，它具有测量迅速、精度高、技术方便等优点。它不 仅可以测量正弦波、方波和尖脉冲信号的频率，而且还能对其它多 种物理量进行测量。系统用 MSC51 单片机作为控制核心，门控信 号由定时计数器产生，但由于单片机的技术频率有采用限，所以需 要高频信号进行硬件分频处理，AT89C51 完成运算、控制及显示功能； 为克服通用数字电路集成度低、电路安装布局不便的缺点，采用 CPLD 完成逻辑处理功能，使电路大为简化；用模拟输入通道实现信 号的自动增益控制计较宽的测频范围 关键词关键词: CPLD 频率计频率计 AT89C51 VHDL MSC51 ABSTRACT Digital frequency meter is used to measure the signal frequency devices, and decimal number display. Digital frequency is a kind of traditional measuring instrument, widely used in teaching, factories and schools in the company. It not only can measure sine pulse, and pointed the pulse signal frequency, it can also on other measure multi-physical quantity. Such as mechanical vibration frequency, rotating speed of the rotation, etc., to convert, and then use frequency signal measurement program. This design USES digital frequency meter is used to measure the signal frequency devices, and that, it has the decimal measurement, high precision and fast technology convenience etc. It not only can measure sine pulse, and pointed the pulse signal frequency, but also to other measure multi-physical quantity. System using MSC - 51 SCM as control core, door control signals generated by timing counter, but because the technology is adopted MCU frequency, so need high frequency signal processing, hardware, control and complete AT89C51 display function, To overcome the common digital circuit, low installation layout integration circuit faults, using the inconvenience of logic function, complete CPLD greatly simplified the circuit, In analog input signal channel of automatic gain control of the wide range of frequency measurement care Keyword: CPLD frequency meter AT89C51 VHDL MSC - 51 目 录 第一章 绪 论 1 1.1 引言 .1 1.2 发展前景 .2 第二章 设计技术方案要求 .3 2.1 技术指标及要求 .3 2.2 方案论证 .3 第三章 测量原理 5 3.1 频率测量模块 .5 3.1.1 直接测频法 .5 3.1.2 组合测频法 .6 3.1.3 倍频法 .6 3.1.4 等精度测频法 .6 3.2 周期测量模块 .8 3.2.1 周期测频法 .8 3.2.2 时间测量 .9 3.2.3 位测量 .9 3.2.4 等精度周期测量法 10 3.2.5 硬件同步分频，消除“分频误差” 10 3.3 脉宽测量模块 10 3.4 占空比测量模块 11 第四章 系统整体设计方案及硬件实现 .12 4.1 系统整体设计方案 12 4.2 单片机部分 13 4.2.1 单片机内部结构分析 13 4.2.2 AT89C51 单片机 14 第五章 CPLD 测频专用模块 17 5.1 CPLD 数字电路设计 .17 5.1.1 VHDL 语言简介 .17 5.1.2 VHDL 程序结构 .18 5.1.3 VHDL 程序基础 .19 5.2 VHDL 语言程序设计 .19 5.2.1 测频/测周的实现 .20 5.2.2 控制部件设计 20 5.2.3 计数部件设计 21 5.2.4 脉冲宽度测量和占空比测量模块设计 21 结 论 .23 参 考 文 献 24 附 录 1 .25 致 谢 .33 第一章第一章 绪绪 论论 1.11.1 引言引言 在电子技术领域内,频率是一个最基本的参数,频率与其它许多 电参量的测量方案、测量结果都有十分密切的关系，因此，频率的 测量就显得更为重要。而且,目前在电子测量中,频率的测量精度是 最高的。 数字频率计是专门用于测量信号频率的装置，并用十进制数显 示。它具有测量迅速、精度高、读数方便等优点。它不仅可以测量 正弦波、方波和尖脉冲信号的频率，而且还能对其它多种物理量进 行测量。例如机械振动频率、转动体的转动速度等，均可先转换成 电信号，然后用频率计测量。 基于传统测频原理的频率计的测量计的测量精度将随被测信号 频率的下降而降低,在使用中有较大的局限性,而等精度频率计不但 具有较高的测量精度,而且在整个频率区域能保持恒定的测试精度。 本系统以单片机 AT89C51 为核心设计了一种用于频率、周期和 时间间隔测量的多功能测频仪器，利用单片机的数学运算和控制功 能，结合大规模可编程逻辑器件(CPLD)，实现了测量中的量程自动 切换，具有占空比、频比、周比、时间差测量等功能。尤其是采用 等精度测量原理，即一种基于单片机的利用双计数器“相关计数” 和“硬件同步分频”的高精度不等的缺陷，实现了高低频率的等精 度的测量，极大地提高了测量精度。 1.21.2 发展前景发展前景 在电子系统非常广泛应用领域内，到处可见到处理离散信息的 数字电路。供消费用的微波炉和电视、先进的工业控制系统、空间 通讯系统、交通控制雷达系统、医院急救系统等在设计过程中无一 不用到数字技术。数字电路制造工业的进步，使得系统设计人员能 在更小的空间内实现更多的功能，从而提高系统可靠性和速度。数 字集成电路具有结构简单（如其中的晶体管是工作于饱和与截止 2 种状态，一般不设偏置电流）和同类型电路单元多（如一个计数系 统需要很多同类型的触发器和门电路）的特点，因而容易是高集成 度和归一化。由于数字集成电路与电子计算机的发展紧密相关，因 而发展很快，目前已是集成电路中产量最高、集成度最大的一种器 件。集成电路的类型很多，从大的方面可分为模拟和数字集成电路 两大类。虽然它们都可模拟具体的物理过程，但其工作方式有着很 大的不同。甚至可能完全不同。电路中的工作信号通常是用电脉冲 表示的数字信号。这种工作方式的信号，可以表达 2 种截然不同的 现象。如以有脉冲表示“1” ，无脉冲便表示“0” ；以“1”表示“真” ，则“0”便表示“假” ，等等。反之亦然。这就是“数字信号”的 含义。所以， “数字量”不是连续变化的量，其大小往往并不改变， 但在时间分布上却有着严格的要求，这是数字电路的一个特点。数 字式频率计基于时间或频率的 A/D 转换原理，并依赖于数字电路技 术发展起来的一种新型的数字测量仪器。由于数字电路的飞速发展， 所以，数字频率计的发展也很快。通常能对频率和时间两种以上的 功能数字化测量仪器，称为数字式频率计(通用计数器或数字式技术 器)在电子测量技术中，频率是一个最基本的参量，对适应晶体振荡 器、各种信号发生器、倍频和分频电路的输出信号的频率测量，广 播、电视、电讯、微电子技术等现代科学领域。因此，数字频率计 是一种应用很广泛的仪器。 、 第二章第二章 设计技术方案要求设计技术方案要求 2.1 技术指标及要求技术指标及要求 1、频率测试功能为频率测量；.测量范围有信号：方波、正弦波它 的幅度：；频率：；他的.测试误差： V55 . 0MHZHZ501 . 0 周期测量，.测量范围为信号：方波、正弦波他的幅度： %1 . 0 。频率：，测试误差：。 V55 . 0MHZHZ501 . 0%1 . 0 2、脉宽测试功能，测试范围。.测量范围 信号：脉冲 ss11 . 0 波；幅度：；脉冲宽度：100uS；测试精度 V55 . 0 ；测试误差 。 s01. 0 %1 3、占空比测试功能：测量占空比为 1% 99%。 2.2 方案方案论证论证 频率、周期、脉宽检测是电子测量的基本项目。频率测量是关 键。频率和周期的测量可以通过单片机转化，测量脉冲宽度也就是 计量标准脉冲个数。要实现频率测量系统的设计，结合当前条件及 实现方法的可行性，可得出多种设计方案。 方案一：对频率范围宽的周期信号进行频率测量，为了提高精 度而采取不同频段采用不同测试方式的原则。在低频采用测量周期 的方法，在频率较高时则采用测量频率的方法。 方案二：系统开发采用可编程器件作为信号处理及系统控制中 心，完成包括计数、门控、显示等一系列工作。 原理框图如图 2-1。该方案利用了可编程和大规模集成的特点， 使电路大为简化，但测量精度不高，导致系统性能价格比减低，系 统功能扩展受到限制。 图 2-1 原理框图 方案三：系统采用 MCS-51 单片机作为控制核心，门控信号由定 时计数器产生，但由于单片机的计数频率有限，所以需对高频信号 进行硬件预分频处理，AT89C51 完成运算、控制及显示功能；为克 服通用数字电路集成度低，电路安装布局不便的缺点，采用 CPLD 完成逻辑处理功能，使电路大为简化；用模拟输入通道实现信号的 自动增益控制及较宽的测频范围。 频率测量采用等精度测量法，此法的测量精度与测量的频率无 关，无论在低频还是高频测量时，其精度都相同。采用双计数器电 路，使两个计数器相关计数，在硬件上同步分频实现等精度高精度 的频率测量。由于计数门的开启与等待信号同步，因此不会有误1 差。 基于上述分析，方案三实现简单方便，且在高低频段等精度， 通用性好，所以采用方案三。 第三章第三章 测量原理测量原理 3.13.1 频率测量模块频率测量模块 3.1.13.1.1 直接测频法直接测频法 单片机具有程序运算功能，且频率为周期的倒数，使频率测量 与周期互通。频率测量原理如图 2-1 所示。 频率，即单位时间内周期信号的发生次数，以参考晶体振荡 s1 提供了测量时间的标准，分频后通过控制电路去开启与关闭时间闸 门。闸门开启时，经放大整形后的测量信号进入计数器开始计数， 闸门关闭后，停止计数。 图 3-1 电子计数器测频原理框图 首先,把被测信号(以正弦波为例)通过脉冲形成电路转变成脉冲 (实际上变成方波即可),其重复频率等于被测频率,然后,将它加到 x f 闸门的一个输入端。闸门由门控信号来控制起开闭时间,只有在闸 门开通是时间内,被计数的脉冲才能通过闸门,被送到十进制计数T 器计数。 门控信号的作用时间时非常准确的，以它作为时间基准（时基）T ，它由时基信号发生器提供。 综上所述，可得如下结论： （1） 、计数器直接测频的误差主要有两项：即误差和标准频1 率误差。一般总误差可采用分项误差绝对值合成，即 为减小第二项误差可采用高精度的参考晶体振荡器。 ) 1 ( r r xx x f f Tff f （2） 、在被测信号较低的情况下，则要求闸门开放时间很长。 如果被测频率很低，为达到一定的测量精度，就要求闸门开放时间 大的难以忍受，即一次测量过程的时间很长，失去了使用意义。可 见频率测量法不适用于低频信号的测量。 3.1.23.1.2 组合测频法组合测频法 是指在高频时采用直接测频法，低频时采用直接测量周期法测 信号的周期，然后换算成频率。这种方法可以在一定程度上弥补上 述方法）的不足，但是难以确定最佳分测点，且电路实现较复杂。 3.1.33.1.3 倍频法倍频法 是指把频率测量范围分成多个频段，使用倍频技术，根据频段 设置倍频系数，将经整形的低频信号进行倍频后再进行测量，对高 频段则直接进行测量。倍频法较难实现。 3.1.43.1.4 等精度测频法等精度测频法 在通常的直接计数器中，整个测频范围内的测量精度是不同的。 例如，当闸门时间为 1 秒时，测量 100MHz 的信号可达到 10-8的测 量精度；但测量 10Hz 的信号只能达到 10-1的测量精度。为了在整个 测频范围内获得相同的测量精度，除了传统的测量方法外，采用了 双计数器，即等精度计数器。双计数器测量频率的关键是计数相关 器。所谓计数相关就是使门控信号与待测信号同步。相应电路框图 如图 3-2 所示。 图 3-2 等精度测频法原理图 图中，预置门控信号是宽度为的一个脉冲，CNT1 和 CNT2 pr T 是两个可控计数器。标准频率信号从 CNT1 的时钟输入端 CLK 输入， 其输入频率为，经整形后的被测信号从 CNT2 的时钟输入端 CLK s f 输入，设其实际频率为。当预置门控信号为高时，经整形后的被 x f 测信号上升沿通过 D 触发器的 Q 端同时启动计数器 CNT1 和 CNT2。CNT1 和 CNT2 分别对被测信号（频率为）和标准频率信 x f 号（频率为）同时计数。当预置门信号为低电平时，随后而至的 s f 被测信号的上升沿将使两个计数器同时关闭。设在一次预置门时间 内对被测信号的计数值为，对标准信号的计数值为，则下 pr T x N s N 式成立： s s x x N f N f 由此可推得 s xs x N Nf f 根据以上分析，我们可知等精度测频法具有三个特点：相对 测量误差与被测频率的误差高低无关；增大或可以增大， pr T s f s N 减少测量误差，提高测量精度；测量精度与预置门宽度的标准频 率有关，与被测信号的频率无关，在预置门和常规测频闸门时间相 同而被测信号频率不同的情况下，等精度测量法的测量精度不变。 经过综合考虑，结合设计要求，选用此种方案，即用等精度测 频法来实现本设计的测量。 3.23.2 周期测量模块周期测量模块 3.2.13.2.1 周期测频法周期测频法 如前述，当较低时，利用计数器直接测频，由误差所引起 x f1 的测频误差将会大到不可允许的程度。所以为了提高测量低频时的 准确度，即减小误差的影响，可改成先测周期，然后计算1 x T 。因为越低，越大，计数器计得的数也越大，误 xx Tf1 x f x TN1 差对测量结果的影响自然减小。 图 3-3 测量周期的原理框图 它与测频基本结构是相同的，只是把晶体振荡产生的基准信号 的位置互换了一下。被测信号（正弦）从 B 端输入，经脉冲形成电 路变成方波，加到门控电路。 从以上讨论可知，计数器测周的基本原理刚好和测频相反，即 由被测信号控制主门开门，而用时标脉冲进行计数，所以实质上也 是比较测量法。测周误差分析：由于 。记数值MMTNT rx 与被测信号的周期成正比，反映了个信号周期的平均值。利NNM 用周期测量法在一定信号频率范围内，通过调节分频系数，可以较k 好的解决测量精度与实时性的矛盾。由上式可得： 第二项误差取决于晶体稳定度，第一项为计数器的量化误差， 故该项主要取决于的大小。在平均周期测量法中，值的大小与NN 测量时间的长短成正比，可根据测量精度要求而定。对于不同范围 的被测周期信号，可以通过调节分频系数 M 的大小，达到相近的测 量精度，也就有相近的测量时间且不会太长。 当然，对于高频信号，周期法就需要很大的分频系数，增加了 硬件以及软件的复杂性，不宜采用。 3.2.2 时间测量时间测量 在脉冲周期，脉冲宽度，占空比，两个脉冲的时间 p T w T pw TT 间隔等测量中，都要应用时间测量。实际上，时间间隔测量法与 ba T 周期测量法雷同，只是增加了一个信号通道。 3.2.3 位测量位测量 信号相位指两个同频率正弦波间的相位角之差。它是放大整形 后测量周期及两方波前沿的时间差，得相位差为：T T rrrrrxx TTRMfNTTNNTT TT 360 3.2.4 等精度周期测量法等精度周期测量法 该方法在测量电路和测量精度上与等精度频率测量方法完全相 同，只是在进行计算时公式不同，用周期代换频率 即可，其T1f 计算公式为 xssx NNTT 从降低电路的复杂度及提高精度（特别是高频）上考虑，本设 计拟采用方法（2）测量被测信号的周期。 3.2.5 硬件同步分频，消除硬件同步分频，消除“分频误差分频误差” 硬件同步分频是消除“分频误差” 、提高系统分辨率的保证。众 所周知，当单片机以的晶振工作，且定时/计数器以计数方式MHZ12 工作时，外界输入计数脉冲最高频率为限制了系统的测频范KHZ500 围。通常处理方法是对高频待测信号进行分频后，供单片机计数采n 样。这个分频最大将导致个待测信号频率周期的分频误差。n1n 其误差量级与1 误差相当，甚至更大。本系统采用硬件同步分频技 术，即在门控开启有效上升沿时刻，对 32 位计数器清零。门控关闭 以后，读出计数值，从根本上消除了“分频误差” ，且提高了测频分 辨率5。 3.3 脉宽测量模块脉宽测量模块 在进行脉冲宽度测量时，首先经信号处理电路进行处理，限制 只有信号的 50%幅度及其以上才能输入数字测量部分。脉冲边沿被 处理的非常陡峭，然后送入测量计数器进行测量6。 测量电路在检测到脉冲信号的上升沿时打开计数器，设脉冲宽 度为,计算公式为 wx T sxwx fNT 3.4 占空比测量模块占空比测量模块 测一次脉冲信号的脉宽，记录其值为,然后将信号反向，再 1wx T 测一次脉宽并纪录其值为,通过下式计算占空比6： 2wx T 占空比= 21 1 wxwx wx TT T 第四章第四章 系统整体设计方案系统整体设计方案及硬件实现及硬件实现 4.14.1 系统整体设计方案系统整体设计方案 等精度数字频率计涉及的计算包括加、减、乘、除，耗用的资 源较大，用一般中小规模 CPLD/FPGA 芯片难以实现。因此，我们 选择单片机和 CPLD/FPGA 的结合来实现。电路系统原理框图如图 3- 1 所示，其中单片机完成整个点测量电路的测试控制、数据处理和显 示输出；CPLD/FPGA 完成各种测试功能；键盘信号由 AT89C51 单 片机进行处理，它从 CPLD/FPGA 读回计数器并进行运算，向显示电 路输出测量结果；显示器电路采用七段 LCD 动态显示。 图 4-1 等精度数字频率计电路系统原理框图 等精度频率计的主要系统如图 4-1 所示，主要有 5 个组成部分： （1） 信号整形电路。用于对待测信号进行放大和整形，以便作 为 PLD 器件的输入信号。 （2） 测频电路。是测频的核心电路模块，可以由 CPLD 或 FPGA 等 PLD 器件担任。50MHZ 的标准频率信号直接接入 CPLD。 （3） 单片机电路模块。用于控制 CPLD 的测频操作和读取测频 数据，并作相应处理。单片机的 P0 口直接读取测试数据， P2 口向 CPLD 发控制命令。 （4） 键盘模块。可以用 5 个键执行测试控制，一个是复位键， 其余为命令键。 （5） 数码显示模块。可以用 7 个数码管显示测试结果，最高可 表示百万分之一的精度。考虑到提高单片机 IO 口的利用率， 降低编程复杂性，提高单片机的计算速度以及降低数码管 显示器对主系统的干扰，可以采用串行静态显示方式。 系统的基本工作方式如下： （1） P0 口是单片机与 CPLD 的数据传送通信口，P1 口用于键 盘扫描，实现各测试功能的转换；P2 口为双向控制口。P3 口为 LCD 的串行显示控制口。系统设置 5 个功能键：占 空比、脉宽、周期、频率和复位。 （2） 7 个 LCD 数码管组成测量数据显示器。 （3） BLCK 为测频标准频率 50MHZ 信号输入端，由晶体振荡 源电路提供。 （4） 待测信号经放大整形后输入 CPLD/FPGA 的 TCLK。 4.2 单片机部分单片机部分 4.2.1 单片机内部结构分析单片机内部结构分析 当我们在编程器中把一条指令写进单片机内部，然后取下单片 机，单片机就可以执行这条指令，那么这条指令一定保存在单片机 的某个地方，并且这个地方在单片机掉电后依然可以保持这条指令 不会丢失，这就是单片机内部的只读存储器即 ROM（READ ONLY MEMORY） 。在 89C51 中的 ROM 是一种电可擦除的 ROM，称为 FLASH ROM。在特殊的条件下由外部设备对 ROM 进行写的操作在 单片机正常工作条件下，只能读，不能把数据写进去。 4-2 单片机的结构原理图 4.2.2 AT89C51 单片机单片机 AT89C51 是一种带 4K 字节闪烁可编程可擦除只读存储器 （FPEROMFalsh Programmable and Erasable Read Only Memory）的 低电压，高性能 CMOS8 位微处理器，俗称单片机。单片机的可擦除 只读存储器可以反复擦除 100 次。该器件采用 ATMEL 高密度非易失 存储器制造技术制造，与工业标准的 MCS-51 指令集和输出管脚相兼 容。由于将多功能 8 位 CPU 和闪烁存储器组合在单个芯片中， ATMEL 的 AT89C51 是一种高效微控制器。AT89C 单片机为很多嵌 入式控制系统提供了一种灵活性高且价廉的方案。 图 4-3 AT89C51 管脚 VCC：供电电压。 GND：接地。P0 口：P0 口为一个 8 位漏级开路双向 I/O 口，每脚可吸收 8TTL 门电流。当 P1 口的管脚 第一次写 1 时，被定义为高阻输入。P0 能够用于外部程序数据存储 器，它可以被定义为数据/地址的第八位。在 FLASH 编程时，P0 口 作为原码输入口，当 FLASH 进行校验时，P0 输出原码，此时 P0 外 部必须被拉高。P1 口：P1 口是一个内部提供上拉电阻的 8 位双向 I/O 口，P1 口缓冲器能接收输出 4TTL 门电流。P1 口管脚写入 1 后， 被内部上拉为高，可用作输入，P1 口被外部下拉为低电平时，将输 出电流，这是由于内部上拉的缘故。在 FLASH 编程和校验时，P1 口 作为第八位地址接收。 P2 口：P2 口为一个内部上拉电阻的 8 位双 向 I/O 口，P2 口缓冲器可接收，输出 4 个 TTL 门电流，当 P2 口被 写“1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为 输入时，P2 口的管脚被外部拉低，将输出电流。这是由于内部上拉 的缘故。P2 口当用于外部程序存储器或 16 位地址外部数据存储器进 行存取时，P2 口输出地址的高八位。在给出地址“1”时，它利用内 部上拉优势，当对外部八位地址数据存储器进行读写时，P2 口输出 其特殊功能寄存器的内容。P2 口在 FLASH 编程和校验时接收高八位 地址信号和控制信号 P3 口：P3 口管脚是 8 个带内部上拉电阻的双向 I/O 口，可接收输出 4 个 TTL 门电流。当 P3 口写入“1”后，它们被 内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电 平，P3 口将输出电流（ILL）这是由于上拉的缘故。P3 口也可作为 AT89C51 的一些特殊功能口，如下表所示：RST：复位输入。当振 荡器复位器件时，要保持 RST 脚两个机器周期的高电平时间。 ALE/PROG：当访问外部存储器时，地址锁存允许的输出电平用于锁 存地址的地位字节。在 FLASH 编程期间，此引脚用于输入编程脉冲。 在平时，ALE 端以不变的频率周期输出正脉冲信号，此频率为振荡 器频率的 1/6。因此它可用作对外部输出的脉冲或用于定时目的。然 而要注意的是：每当用作外部数据存储器时，将跳过一个 ALE 脉冲。 如想禁止 ALE 的输出可在 SFR8EH 地址上置 0。此时， ALE 只有 在执行 MOVX，MOVC 指令是 ALE 才起作用。另外，该引脚被略 微拉高。如果微处理器在外部执行状态 ALE 禁止，置位无效。 /PSEN：外部：来自反向振荡器的输出。 振荡器特性： XTAL1 和 XTAL2 分别为反向放大器的输入和输出。该反向放 大器可以配置为片内振荡器。石晶振荡和陶瓷振荡均可采用。如采 用外部时钟源驱动器件，XTAL2 应不接。有余输入至内部时钟信号 要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求， 但必须保证脉冲的高低电平要求的宽度。此外，AT89C51 设有稳态 逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的 掉电模式。在闲置模式下，CPU 停止工作。但 RAM、定时器、计数 器、串口和中断系统仍在工作。在掉电模式下，保存 RAM 的内容并 且冻结振荡器，禁止所用其他芯片功能，直到下一个硬件复位为止。 第五章第五章 CPLDCPLD 测频专用模块测频专用模块 5.15.1 CPLDCPLD 数字电路设计数字电路设计 5.1.15.1.1 VHDLVHDL 语言简介语言简介 VHDL 语言的英文名全名是 Very High Speed Integrate Circuit Hardware Description Language 即超高速集成电路硬件描述语言。目 前利用硬件描述语言可以进行数字电子系统的设计。 HDL 发展的社会根源是美国国防部电子系统项目有众多的承包 公司。由于各公司技术路线不一致，许多产品不兼容，他们使用各 自的设计语言，使得甲公司的设计不能被乙公司重复利用，造成了 信息交换困难和维护困难。美国政府为了降低开发费用，避免重复 设计，国防部为他们的超高速集成电路提供一种硬件描述语言，期 望 VHDL 功能强大、严格、可读性好。政府要求各公司的合同都用 它来描述，以避免产生歧义。 由政府牵头，VHDL 工作小组于 1981 年 6 月成立，提出了一个 满足电子设计各种要求的能够作为工业标准的 HDL。1983 年第三季 度，由 IBM 公司、TI 公司、Intermetrics 公司签约，组成开发小组， 工作任务是提出语言版本和开发软件环境。1986 年 IEEE 标准化组织 开始工作，讨论 VHDL 语言标准，历时一年有余，于 1987 年 12 月 通过标准审查，并宣布实施，即 IEEE STD 1076-1987LRM87。1993 年 VHDL 重新修订，形成新的标准即 IEEE STD 1076-1993LRM93。 VHDL 语言描述能力强，覆盖面广，抽象能力强，所以用 VHDL 语言作为硬件模型建模很合适。设计者的原始描述是非常简 练的硬件描述，经过 EDA 工具综合处理，最终生成付诸生产的电路 描述或版图参数描述的工艺文件。整个过程通过 EDA 工具自动完成， 大大减轻了设计人员的工作强度，提高了设计质量，减少了出错的 机会。 VHDL 语言可读性好。VHDL 既能被人容易读懂又能被计算机 识别，作为技术人员编写的源文件，既是计算机程序、技术文档和 技术人员硬件信息交流文件，又是签约双方的合同文件。VHDL 语 言中设计实体（Design Entity） 、程序包（Package） 、设计库 （Library） ，为设计人员重复利用别人的设计提供了技术手段。重复 利用他人的 IP 模块和软核（Soft Core）是 VHDL 的特色，许多设计 不必个个都从头再来，只要在更高层次上把 IP 模块利用起来，就能 达到事半功倍的效果。ALTERA 公司是一家半导体器件公司，其 CPLD 器件在世界市场占主导地位。这家公司不仅是硬件生产厂商， 也是 EDA 工具开发商，它的 EDA 工具 MAX+PLUSII，Quartus 由于 人机界面友好、易于使用、性能优良，而受到 FPGA，CPLD 器件设 计人员的欢迎。运行在 MAX+PLUSII 环境下的 AHDL 语言具有 C 语 言设计风格，好学好用，再加上 ALTERA 公司的大力推广，使它得 到了众多用户的使用3-4。 5.1.2 VHDL 程序结构程序结构 一个 VHDL 程序包含实体（Entity） 、结构体（Architecture） 、配 置（Configuration） 、包集合（Package） 、库（Library）5 个部分。 其中实体是一个 VHDL 程序的基本单元，由实体说明和结构体 两部分组成。实体说明用于描述设计系统的外部接口信号；结构体 用于描述系统的行为、系统数据的流程或者系统组织结构形式。配 置用于从库中选取所需单元来组成系统设计的不同规格的不同版本， 使被设计系统的功能发生变化。包集合存放各设计模块能共享的数 据类型、常数、子程序等。库用于存放已编译的实体、构造体、包 集合、配置。库有两种，一种是用户自行生成的 IP 库，有些集成电 路设计中心开发了大量的工程软件，有不少好的设计范例。可以重 复引用，所以用户自行建库是专业 EDA 公司的重要任务之一。另一 类是 PLD，ASIC 芯片制造商提供的库2。 5.1.3 VHDL 程序基础程序基础 结构体（Architecture）具体指明了该设计实体的行为，定义了该 设计实体的功能，规定了该设计实体的数据流程，指派了实体中内 部元件的连接关系。用 VHDL 语言描述结构体功能有 3 种方法： （1）行为描述法：采用进程语句，顺序描述被称为设计的行为。 （2）数据流描述法：采用进程语句顺序描述数据流在控制流作用下 被加工、处理、存储的全过程。 （3）结构描述法，采用并行处理语句描述设计实体内的结构组织和 元件互连关系。 5.2 VHDL 语言程序设计语言程序设计 利用 VHDL 设计的测频模块逻辑结构图 4-1 所示，其中有关的 接口信号规定如下： （1）TF(P2.7)：TF=0 时等精度测频；TF=1 时测脉宽。 （2）CLR/TRIG(P2.6)：当 TF=0 时系统全清零功能；当 TF=1 时 CLRTRIG 的上跳沿将启动 CNT2，进行脉宽测试计数。 （3）ENDD(P2.4)：脉宽计数结束状态信号，ENDD=1 计数结束。 （4）CHOICE(P3.2)：自校/测频选择，CHOICE=1 测频； CHOICE=0 自校。 （5）START(P2.5)：当 TF=0 时，作为预置闸门，门宽可通过键 盘有单片机控制，START =1 时预置门开； 当 TF=1 时，START 有 第二项功能，此时，当 START=0 时测负脉宽，当 START=1 时测正 脉宽。利用此功能可分别获得脉宽和占空比数据。 （6）EEND(P2.3)：等精度测频计数结束状态信号，EEND=0 时 计数结束。 （7）SEL20(P2.2P2.1P2.0)：计数值读出选通控制。当 SEL20 = START =“000” 、 “001” 、 “010”“111”时，将 CNT1、CNT2、的计数值分 8 次，每次读出 8 位，并传送到单片机 的 P0 口。 各模块功能和工作步骤如下： 5.2.1 测频测频/测周的实现测周的实现 被测信号脉冲 CONTRL 模块的 FIN 端输入，标准信号从 CONTRL 的 FSD 端输入，CONTRL 的 CLR 是此模块电路的工作初 始化信号输入端。在进行频率或周期测量时，其工作步骤如下： （1）令 TF=0，选择等精度测频，然后在 CONTRL 的 CLR 端加 一正脉冲信号已完成测试电路状态的初始化。 （2）由预置门控信号将 CONTRL 的 START 端置高电平，预置 门开始定时，此时由被测信号的上升沿打开计数器 CNT1 进行计数， 同时使标准频率信号进入计数器 CNT2。 （3）预置门定时结束信号把 CONTRL 的 START 端设置为低电 平（由单片机来完成） ，在被测信号的下一个脉冲的上升沿到来时， CNT1 停止计数，同时关断 CNT2 对 fs 的计数。 （4）计数结束后，CONTRL 的 EEND 端将输出低电平来指示测 量计数结束，单片机得到此信号后，即可利用 ADRC(P2.2)、 ADRB(P2.1)、ADRA(P2.0)分别读回 CNT1 和 CNT2 的计数值，并根 据等精度测量公式进行运算，计算出被测信号的频率或周期值。 5.2.2 控制部件设计控制部件设计 如图 5-2 所示，当 D 触发器的输入端为高电平时，若 FIN 端来 一个上升沿，则 Q 端变为高电平，导通和， 同时 EEND 被设置为高电平作为标志；当 D 触发器的输入端 START 为低电平时，若 FIN 端输入一个脉冲上沿，则与 的信号通道被切断。 图 5-1 测频与测周期控制部分电路 5.2.3 计数部件设计计数部件设计 图 5-1 中的计数器 CNT1/CNT2 是 32 位二进制计数器，通过 DSEL 模块的控制，单片机可分 4 次将其 32 位数据全部读出。 5.2.4 脉冲宽度测量和占空比测量模块设计脉冲宽度测量和占空比测量模块设计 根据上述脉宽测量原理，设计如图 5-3（CONTRL2）所示的电 路原理示意图。该信号的上沿和下沿信号对应于未处理时的被测信 号 50%幅度是的上沿和下沿。被测信号从 FIN 端输入，CLR 为初始 化信号，START 为工作使能信号。CONTRL2 模块的 PUL 端与 GATE 的输入端 PUL 连接。 图 5-2 脉冲宽度测量原理图 测量脉冲宽度的工作步骤如下： （1）向 CONTRL2 的 CLR 端送一个脉冲以便进行电路的工作状 态的初始化。 （2）将 GATE 的 CNL 端置高电平，表示开始脉冲宽度测量， 这时 CNT2 的输入信号为 FSD。 （3）在被测脉冲的上沿到来时，CONTRL2 的 PUL 端输出高电 平，标准频率信号进入计数器 CNT2。 （4）在被测脉冲的下沿到来时，CONTRL2 的 PUL 端输出低电 平，计数器 CNT2 被关断。 （5）由单片机读出计数器 CNT2 的结果，并通过上述测量原理 公式计算出脉冲宽度。 CONTRL2 子模块的主要特点是：电路的设计保证了只有 CONTRL2 被初始化后才能工作，否则 PUL 输出始终为零。只有在 先检测到上沿后 PUL 才为高电平，然后再检测到下沿时，PUL 输出 为低电平：ENDD 输出高电平以便通知单片机测量计数已经结束； 如果先检测到下沿，PUL 并无变化；再检测到上沿并紧接一个下沿 后，CONTRL2 不再发生变化直到下一个初始化信号到来。占空比的 测量方法是通过测量脉冲记录 CNT2 的计数值 N1，然后将输入信 号反相，在测量脉冲宽度，测得 CNT2 计算值 N2 则可以计算出： 占空比=N1/(N1+N2)100% 结结 论论 毕业设计是我大学四年的最后一课，是我对所学知识的检验与 提高。通过四个月的学习与实践，将已学的知识得到系统的复习和 巩固。使我在以前的学习中不够清晰的概念得以清晰化，同时锻炼 和培养了我的动手能力，对自己以后的工作有极大的帮助，并使我 真正接触到在系统开发的过程中所遇到的实际问题。 这段时间的学习无论是模拟电路知识，还是数字电路知识，都 丰富了不少。尤其是 CPLD 方面，从开始了解到现在熟练地掌握、 应用和编程，应该说是一大进步。此外，我也熟悉了一些外围接口 芯片及软件 MAXPLUS的使用。但在实际的设计开发过程中我也 接触到了很多现实与理论之间的不同差距，这就需要我把以往的理 论学习运用到实践中去。这些经验也使我在以后的学习和工作中能 够较快的适应。同时我也发现自己在实际操作中的不足，这也我需 要加强的方面。 参参 考考 文文 献献 1 潘松、黄继业.EDA 技术实用教程M.北京：科学出版社， 2002，P123P130. 2 陈雪松、滕立中.VHDL 语言入门与应用M.北京：人民邮电出版 社，2002，P10P25. 3 宋万杰.CPLD 技术及其应用M.西安：西安电子科技大学出版社， 1999，P89P100. 4 付家才.EDA 原理与应用M.北京：化学工业