EDA第四章VHDL设计初步.ppt

可编程逻辑器件特点 1.集成度高，可靠性好，体积小，容量大 2.处理速度快，保密性好。 3.该类器件的逻辑功能由用户设计 4.开发方便，可扩展能力强，升级容易 5.可在现场编程，实时检验 6.开发周期短，效率高，设计制造成本低 7.已成为最流行的设计芯片之一 8.按国际规范开发工具设计，先进，通用 可编程逻辑器件特点 用户可反复编程， 在外围电路不动的情况下，更改软件可 实现不同的功能。 电路设计人员在很短的时间内就可完成 电路的输入、编译、优化、仿真，最后 芯片的制作 STEP1：建立 工作库文件夹 STEP2：输入设计项目 原理图/VHDL文本代码 STEP3：存盘，注意 原理图/文本取名 STEP4：将设计项 目设置成Project STEP5：选 择目标器件 STEP11： 硬件测试 STEP9：引脚 锁定并编译 STEP8：仿真测 试和波形分析 STEP7：建立仿 真波形文件 STEP6： 启动编译 STEP10：编程 下载/配置 VHDL文本输入设计流程 【例4-1】 ENTITY mux21a IS PORT( a, b : IN BIT ; s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ; ARCHITECTURE one OF mux21a IS BEGIN y y y y y null; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 4.3 1位二进制全加器的VHDL描述 图4-11半加器h_adder电路图 图4-10 全加器f_adder电路图 半加器描述、或门描述 【例4-16】 LIBRARY IEEE; -半加器描述(1) USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so so so so so NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; 半加器描述CASE语句 absoco 0000 0110 1010 1101 表4-1 半加器h_adder逻辑功能真值表 1. CASE语句 CASE语句的一般表式是： CASE IS When = ; . ; ； When = ; . ; ； . WHEN OTHERS= ; END CASE ； 2. 标准逻辑矢量数据类型STD_LOGIC_VECTOR 3. 并置操作符 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ; SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ; . a ain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; 4.3.3 全加器描述和例化语句 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定 义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简 表达式如下所示： COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 文件名 ； 元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中 元件间及端口的连接说明。语句的表达式如下： 例化名 : 元件名 PORT MAP( 端口名 = 连接端口名,.); 4.4 4位二进制加法计数器设计 A B 0 10 1 01 0 1 取整数数据类型，为什么？ 整数取值范围 端口信号模式取 BUFFER，为什么？ 注意整数和位的不同表达方式！ 或者是BIT类型 另一种表达方式 运算符加载 注意，信号 端口模式和 数据类型的 改变！ 注意，引 进内部信 号矢量！ 4位锁存器 组合电路加1器 锁存信号 输出反馈 4.5 一般加法计数器设计 4.5.1 相关语法 1. 变量 2. 省略赋值操作符（OTHERS=X） 为了简化表达才使用短语“(OTHERS=X)”，这是一个省略赋 值操作符，它可以在较多位的位矢量赋值中作省略化的赋值， 如以下语句： SIGNAL d1,d2 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； d21,4=1,others=0); 则d2为 10010，d1为00000,a1为0000000000000000 例4-22 带有复位和时钟使能的10进制计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数 IF CQI 0);-大于9，计数值清零 END IF; END IF; END IF; IF CQI = “1001“ THEN COUT = 1; -计数大于9，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出 END PROCESS; END behav; 图4-14 例4-22的RTL电路 图4-15 例4-22的工作时序 4.5.3 带有并行置位的移位寄存器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHFRT IS - 8位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC ); END SHFRT; ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN - 装载新数据 REG8 := DIN; ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF