基于FPGA的异步FIFO设计(毕业设计论文)

江苏科技大学 本 科 毕 业 设 计（论文） 学 院 专 业 学生姓名 班级学号 指导教师 二零 壹叁 年六月 江苏科技大学本科毕业论文 基于 异步 计 江苏科技大学本科毕业设计（论文） I 摘 要 在现代集成电路芯片中，随着设计规模的不断扩大，一个系统往往包含多个时钟，如何进行异步时钟间的数据传输成为了一个很重要的问题。异步 n 一种先进先出电路，可以在两个不同的时钟系统间进行快速准确的数据传输，是解决异步时钟数据传输问题的简单有 效的方案。异步 据采集和图像处理等方面得到了十分广泛的应用，由于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的 路还远不能满足市场和军事需求。 由于在异步电路中，时钟间的周期和相位完全独立，以及亚稳态问题的存在，数据传输时的丢失率不为零，如何实现异步信号同步化和降低亚稳态概率以及正确判断 储存状态成为了设计异步 路的难点。本课题介绍了一种基于 异步 路设计方法。课题选用 I 软件， 在 片的基础上 ， 利用 件描述语言 进行逻辑描述，采用 层次化、描述语言和图形输入相结合的方法 设计了一个 度为 128 据宽度为 8 高速、高可靠的异步 路 ，并对该电路功能进行时序仿真测试和硬件仿真测试 。 关键词： 异步 步化；亚稳态；仿真测试 江苏科技大学本科毕业设计（论文） n C of of a to a n is a it it is a to of a of in of of a of In of is of of is to of of a a of I I on of a as AM 28 苏科技大学本科毕业设计（论文） 录 第一章 绪论 . 1 介 . 1 步 介 . 1 内外研究现状及存在的问题 . 1 究现状 . 1 在问题 . 2 课题主要研究内容 . 3 第二章 异步 计要求及基本原理 . 4 计要求 . 4 步 本原理 . 5 步 计难点 . 5 统设计方案 . 6 步 证方案 . 7 证复位功能 . 7 证写操作功能 . 7 证读操作功能 . 7 证异步 路整体功能 . 7 第三章 模块设计与实现 . 8 雷码计数器模块 . 8 步模块 . 8 雷码自然码转换模块 . 9 满标志产生模块 . 10 端口 . 13 第四章 时序仿真与实现 . 15 块整合 . 15 江苏科技大学本科毕业设计（论文） 序仿真及功能测试 . 17 位功能软件仿真与测试 . 17 操作功能时序仿真与测试 . 17 操作功能时序仿真与测试 . 18 步 路整体功能软件仿真与测试 . 18 序仿真结果总结 . 19 第五章 硬件仿真与实现 . 20 部电路焊接 . 20 脚分配 . 21 试电路设计 . 24 试电路介绍 . 24 步时钟产生模块 . 25 随机数据队列产生模块 . 25 试电路引脚分配 . 26 试电路硬件仿真 . 27 步 路硬件仿 真 . 28 位功能硬件仿真与测试 . 29 操作功能硬件仿真与测试 . 30 操作功能硬件仿真与测试 . 30 步 件电路整体功能软硬件仿真与测试 . 31 件仿真结果总结 . 32 结论 . 33 致谢 . 34 参考文献 . 35 附录 . 36 江苏科技大学本科毕业设计（论文） 1 第一章 绪论 介 即现场可编程门阵列，它是在可 编程器 件的基础上进一步发展的产物 10。 利用 件描述语言 进行电路设计 ， 经过 简单的 布局整合之后 ，快速的 烧入 至 进行 调试 ，是现代 计验证技术的 主流。 为一种半定制电路而出现 在 专用集成电路 （ 域中，既克服了 先前 可 编程 器 件 的 门电路数 目 有限的缺点，又 弥补 了定制电路的不足。 基于 异步 有现场可编程，容量改动性大，速度快，实现简单，开发时间快，生产周期短，可移植性好的优点。 步 介 在现代集成电路芯片中，设计规模不断扩大，一个系统中往往包含多个时钟。如何在异步时钟间进行数据传输成为了电路设计中的一个重要问题。异步 n 解决这个问题的一个简单有效的方案 。异步 一种先进先出电路，常用来缓存数据和容纳异步信号间的周期和相位差异，使用异步以在两个不同的时钟系统之间进行快速准确的实时数据传输。异步 据采集和图像处理等方面得到了十分广泛的应用 2。 异步 在异步时钟数据接口部分，由于异步时钟间的频率和相位完全独立，数据传输时的丢失率不为零，如何降低数据丢失率，设计一个高速可靠的异步 成为了一个难点。本课题介绍了一种基于 计高速可靠的异步 路的方法。 内外研究现状及存在的问题 究现状 在 20世纪 80年代早期对 储器的容量和速度需求都很低，所以那时的江苏科技大学本科毕业设计（论文） 2 片是基于移位寄存器的中规模集成（ 件，由于这种芯片在容量不会太大，所以其速度也不可能很快。新型的 片是基于 构的大规模集成（ 路，其内部存储单元使用一个双端口 有输入和输出两套数据线。由于采用 构，数据从写入到读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前，为了更大的提高芯片容量，其内部存储单元使用动态 替静态 在芯片内部集成刷新电路，通过内部仲裁单元控制器件的读写及自动刷新操作。 随着微电子技术的飞速发展，新一代的 度越来越快，体积也越来越小。美国 25压 低至 在业 内 各种配置下实现业 内 最大数据流量高达 9 出 具有 80位宽的 的带宽高达 300以工作在 200 出了 一种 基于采用专门的抗辐射加固工艺和设计版图，主要用于军事系统和高辐射的空间环境中； 新产品是 出的 多队列 使用 集成 的 嵌入式 的 数据 读写 速度可达到 200 储时间 也 只有 3.6 可以 通过最多八个器件的连接 来 实现容量深度 的 扩展和队列扩展 6。目前在国内大部分集成芯片中，单独做 很少 ， 国内 的 一些研究所和厂商也开发了 还远不能满足 市场和军事 需求。 在问题 国内外设计 常 使用 两种方法，一是利用可编程逻辑器件 来 构造 ，二是利用 对 6。在大 部分 的 是通过综合器来完成对 ，综合器将硬件描述语言的描述转变 为 物理可 实现 的电路 形式 ，由于 于 大部分的 参考资料都是建立在数组存取的基础上对述 的 ，然而综合器对数组的综合一般是将其转变 为 寄存器的结构 ，这带来的缺陷是 综合后的结构会非常庞大， 造成在 大容量的 产生 大量面积的浪费，甚至无法集成。 江苏科技大学本科毕业设计（论文） 3 课题主要研究内容 本课题基于 术， 在 I 系 列的 片的基础上 ， 选用 I 软件利用 件描述语言 进行逻辑描述，并 采用层次化、描述语言和图形输入相结合的方法设计了一个 度为 128 据宽度为8 异步 路，并对其功能进行了 时序仿真和 硬件仿真验证。 论文各章节的主要内容安排如下： 第一章为绪论，简要介绍了 相关知识以及 异步 主要作用 、研究背景 和 国内外的发展现状，并概括介绍了本课题的主要研究内容。 第二章为异步 计要求及基本原理，首先介绍了本课题的设计要求，然后 对异步 结构、基本原理以及其设计难点进行了分析，并由此归纳出系统的设计模块和预期功能。 第三章为模块设计与实现，主要介绍了异步 模块组成及各模块的功能和原理，并利用 件描述语言 ，通过 I 软件 对各模块进行了编写和仿真。 第四章为 时序 仿真与实现，通过层次化、描述语言和图形输入相结合的方法将各模块整合为异步 层模块，并 通过 I 软件 的波形编辑器 对其进行 时序 仿真和分析。 第五章为硬件仿真与实现，连接外设及进行引脚分配后，将完成的异步 发板，并通过编写测试程序产生读写时钟及伪随机数输入数据，利用 I 软件 的 嵌入式逻辑分析仪 I 对实物进行硬件仿真和分析，完成设计任务。 最后结论 对 本次 毕业设计进行 了 归纳和综合， 概括了所取得的成果 和 存在的不足， 以及 对 进一步开展研究的见解与建议。 江苏科技大学本科毕业设计（论文） 4 第二章 异步 计要求及基本原理 计要求 本课题使用 心板最小系统设计一个 度为 128 据宽度为 8 异步 路，其外部接口如图 2示，接口说明如表 2复位后，通过读写使能控制读写操作。 当写时钟脉冲上升沿到来时，判断写信号是 否 有效， 有效 则写 入 一个八位数据到 ；当读时钟脉冲上升沿到来时，判断读信号是 否 有效， 有效 则从 把一个八位数据 读取 出来。当数据写满时产生一个 写 满标志，不能再往 入 数据；当 数据读空时产生一个 读空 标志，不能再从 出数据。 图 2步 部接口 表 2步 部接口说明 管脚名称 方向 说明 位，低电平有效 使能，高电平有效 使能，高电平有效 时钟 时钟 空标志 满标志 .入数据 q7.出数据 江苏科技大学本科毕业设计（论文） 5 步 本原理 异步 要由双端口 读写控制逻辑及空满标志产生逻辑构成，其基本结构图如图 2示。 图 2步 本结构图 由结构图可以看出该系统为环状结构，存在两个完全独立的时钟域 写时钟域和读时钟域。异步 存储介质是一块双端口 以同时进行读写操作。在写时钟域，写地址产生逻辑产生写地址和写控制信号，在读时钟域，读地址产生逻辑产生读地址和读控制信号。空满标志产生逻辑通过比较同步后的读写地址来产生空满标志信号，同时，产生的空满标志信号又和输入的读写使能信号一起控制读写时钟域进行读写操作。 步 计难点 异步 计存在两个难点：一是如何同步异步信号，降低亚稳态发生概率；二是如何正确产生存储器的空满标志 8。其中如何正确产生存储器的空满标志在下一章节有详细介绍。 亚稳态是一种物理现象 ，必然发生在异步 路中。在数字电路中，触发器必须满足建立和保持的时间要求，然而在实际电路中，电路的外部输入和内读时钟 读地址 读控制 读数据 写地址 写控制 写数据 双端口 地址 产生逻辑 读地址 产生逻辑 同步电路 空满标志 产生逻辑 写时钟 复位 江苏科技大学本科毕业设计（论文） 6 部时钟完全独立，存在很大可能性出现不满足建立和保持的时间要求的情况，另外，由于在电路内部的两个毫无关系的时钟域之间进行信号传递，也可能出现不满足建立和保持的时间要求的情况。这种情况会使系统中存在未知态，输出将有可能是逻辑 0 或者逻辑 1,或者是介于两者之间的任何值，这个过程称为亚稳态。由于亚稳态使物理系统产生了一种不可预知性，所以亚稳态是很危险的。虽然亚稳态没法避免，但可以通过下面两种方法降低亚 稳态发生的概率 12： （ 1） 对读写地址使用格雷码计数器。格雷码是一种错误最小化的编码方式，使用格雷码计数器进行计数时，每一次计数增加只有一位数据位改变，而使用自然二进制码计数时，每一次计数增加都可能造成多位数据位的变动，这就使得数据位变动时，格雷码计数器发生亚稳态的概率大大低于自然二进制码计数器。 （ 2） 使用触发器同步异步信号。使用触发器同步或者增加冗余可以很好的降低亚稳态发生的概率，本课题采用 D 触发器二级同步方式，同步电路图如图2示。当且仅当 跃变非常接近时钟沿的时候， 会进入亚稳态 2，这就大大 提高了系统的可靠性。 图 2 触发器二级同步 统设计方案 根据异步 本原理，本课题可 采用层次化、描述语言和图形输入相结合的方法设计异步 路，该系统可分为同步模块、格雷码计数模块、格雷码自然码转换模块、空满标志产生模块和双端口 部分组成。 D Q Q 步输入 同步输出 江苏科技大学本科毕业设计（论文） 7 步 证方案 根据异步 基本原理和本课题的设计方案，若所设计的异步 路能实现如下预期设计功能，则该异步 路符合设计要求。 证复位功能 将系统运行后，若按下复位键，无 论读写使能信号处于什么状态，读写操作都不进行，数据输出始终不变，异步 于读空状态。 证写操作功能 系统复位后，将写使能置位，读使能复位，则系统只能进行写操作写入数据，所以经过一段时间后由于双端口 储器存储单元被写满，异步 该始终处于写满状态，数据输出始终不变。 证读操作功能 系统复位后，将读使能置位，写使能复位，则系统只能进行读操作读取数据，由于双端口 储器存储单元数据被读空，异步 该始终处于读空状态，数据输出始终不变。 证 异步 路整体功能 系统复位后，将读写使能均置位，系统能同时进行读写操作。若输入的异步读时钟频率大于写时钟频率，则读操作快于写操作，异步 歇性处于读空状态，但始终不处于写满状态，输出数据队列应与输入数据队列相同以实现先入先出的功能，但会有一定的延时；若输入的异步读时钟频率小于写时钟频率，则写操作快于读操作，异步 歇性处于写满状态，但始终不处于读空状态，输出数据队列也应与输入数据队列相同以实现先入先出的功能，但也会有一定的延时。 江苏科技大学本科毕业设计（论文） 8 第三章 模块设计与实现 雷码计数器模块 为了降低亚稳态 发生的概率，本课题将读、写地址转化为格雷码进行计数，由于格雷码是一种错误最小化编码方式，它在任意相邻的两个数间转换时只有一个数位发生变化，其发生亚稳态的可能性远低于自然二进制码，大大增加了电路的可靠性。另外，为了准确的判断存储器的空满状态，本课题使用 5 格雷码计数器，这在后面的空满标志产生模块章节有详细介绍。 5 雷码计数器模块的 计程序 见附录 。 程序编译成功后生成的格雷码计数器模块如图 3示，利用 I 软件 的波形编译器 对该模块进行 时序 仿真，其仿真波形如图 3示。 图 3雷码计数器模块 图 3 雷码计数器仿真波形 步模块 为了降低亚稳态发生的概率，本课题使用前章所介绍 D 触发器二级同步将异步信号同步化。在空满标志模块判断写满标志时，同步模块将读指针与写时钟同步后，和写指针比较产生写满标志；判断读空标志时，同步模块将写指针与读时钟同步后，和读指针比较产生读空标志。同步模块的 计程序见附录。 程序编译成功后生成的同步模块如图 3示，利用 I 软件 的波形江苏科技大学本科毕业设计（论文） 9 编辑器 对该模块进行 时序 仿真，其仿真波形如图 3示。从 仿真波形可以看出，该模块将输入的异步码与输入时钟同步后输出同步码，由延时时间可以看出其满足二级同步要求。 图 3步模块 图 3步模块仿真波形 雷码自然码转换模块 虽然为了降低亚稳态发生概率而使用格雷码对读、写地址进行转换，但在双端口 行存储和空满产生模块进行读写地址比较时仍使用自然二进制码，所以在异步地址信号同步后，仍需将格雷码地址转换回自然二进制码。 n 位格雷码转换为自然二进制码的 法则为： (in)，其中 G 表示格雷码， B 标志 自然二进制码。 格雷码自然码转换模块的 计程序见附表。 程序编译成功后生成的格雷码自然码转换模块如图 3示，利用 I 软件 的波形编辑器 对该模块进行 时序 仿真，其仿真波形如图 3示。 图 3雷码自然码转换模块 江苏科技大学本科毕业设计（论文） 10 图 3雷码自然码转换模块仿真波形 满标志产生模块 空满标志产生模块是整个异步 统的核心部分，该模块设计的好坏直接决定了该异步 性能。空满标志产生的基本原则是无论在什么情况下，都不会出现存储器对同一存储地址同时进行读写操作的 情况，也就是存储器写满后不产生溢出，读空后不进行多读 2。 对于同步的 统，读写操作同时从存储单元起始位置开始进行读写操作，每进行完一次读写操作后，控制指针就增加一位，指向下一个存储单元，直到下一次时钟沿到来后存储器对该存储单元进行一次读写操作，然后指针继续增加。当指针移动到最后一个存储单元后，它又重新回到起始位置继续进行读写操作。由于同步 写操作同时进行，所以存储器始终处于非空和非满的状态，读写操作可以一直进行。对于异步 统，有两个独立的控制指针 读指针和写指针，读操作和写操作 独立运行。然而当存储器存储空间被读空后，若继续读取数据则会造成多读，使一个无用的信号被读出；当存储器存储空间写满后，若继续写入数据则会产生溢出，造成一个有用的数据被覆盖。为了避免这种情况发生，异步 统对存储器设置了读空和写满两个状态标志。当存储器读空后，读空标志置位，暂停读操作继续读取数据，但仍可以执行写操作；当存储器写满后，写满标志置位，暂停写操作继续写入数据，但仍可以执行读操作。按照此原理，当全局复位信号复位后，异步 该处于读空状态。 由上述原理可以知道，当读指针和写指针不相等时，读写操 作互不干扰，异步 于非空和非满的状态。当读指针和写指针相等时， 么处于读空状态，要么处于写满状态。那么该怎么判断异步 竟处于什么样的状态呢？ 判断的方法有很多，本课题使用读写指针比较的方法，通过额外增加状态标志位来判断究竟是读指针追赶写指针输出读空标志，还是写指针追赶读指针输出写满江苏科技大学本科毕业设计（论文） 11 标志。本课题设计的异步 储深度为 128 么读写指针应有 4 个地址位，本设计使用 5 读写指针，其最高位作为额外增加的状态标志位，剩下的低 4 位为地址位。地址位随着相应的读（写）操作的进行 依次递增，当读（写）指针由最后一个存储单元重新回到起始位置时状态标志位取反。当读写指针的状态标志位和地址位完全相同时，表明执行了相同次数的读写操作，此时异步 读写指针的状态标志位不同，而地址位完全相同时，表明写操作比读操作多进行了一次循环，此时异步 于写满状态。空满状态的行为描述如下： = 1 ) /= ) ) = ) = 1 ) = ) 由于空满标志是通过比较同步后的读写指针产生的，那么就可能出现这样的情况：当同步写指针时，实际的写指针可能已经发生了变化，这意味着此时的写指针可能是一个无用的值。这样从读操作的角度来看，就会发生就会发生少写的的现象，也就是异步 定为读空时， 际上可能未空，因为写操作可能正在发生，写指针仍在变化，但这从读操作的角度是“看不到的”；同理从写操作的角度来看，也会出现类似的情况，即异步 定为写满时， 际上可能未满。上述的情况被称为保守的报告，当 空时判定 空，而阻止读操作的继续进行；当 满时判定 满，而阻止写操作的继续进行。这种情况从存储器的角度来看，存储器的存储空间好像变小，然而这种情况是毫无坏处的，能很好的避免错误的发生，因为当 的读空或写满了，而不去阻止读操作或写操作的进行将会出现多读或溢出的错误，影响异步 2。读空、写满状态判定的 计程序分别见附录。 空满标志产生模块的顶层设计电路如图 3示，其中 块和块分别是读空标志判定模块和写满标志判定模块。将该顶层电路编译成功后生成的空满标志产生模块如图 3示。 江苏科技大学本科毕业设计（论文） 12 图 3满标志产生模块顶层电路图 江苏科技大学本科毕业设计（论文） 13 图 3满标志产生模块 端口 课题设计的异步 存储器是一个存储深度为 128 据宽度为 8 双端口 用 具定制，定制主要参数设置过程如下： （ 1）打开 话框，选择“ a 制新的宏功能模块。 （ 2） 定制完新的功能模块后选中 的 2成双端口 后选择 I 器件和 件格式，输入 放路径和模块名。 （ 3） 生成 在 能设置界面的 口点击“ 选择一个读端口和一个写端口。存储方式选择 式，即“ As a of （ 4） 双端口 存储深度选择 128 据线宽度选择 8 （ 5） 设置完存储深度和数据宽度后进入时钟设置界面，选择独立的读写时钟，并添加读使能。 （ 6） 在寄存器设置界面选中“ be 栏下第三个选择框，增加输出寄存器。 （ 7） 定制生成的双端口 部接口如图 3示。 江苏科技大学本科毕业设计（论文） 14 图 3端口 部接口 江苏科技大学本科毕业设计（论文） 15 第四章 时序仿真与实现 块整合 本课题 采用层次化、描述语言和图形输入相结合的方法设计异步 路，该系统被分为同步模块、格雷码计数模块、格雷码自然码转换模块、空满标志产生模块和双端口 部分，上一章节已经完成了各模块的编写及 时序 仿真测试。将各模块整合后的异步 路的顶层实体如图 4示，其中 块是格雷码计数器模块， 块是格雷码自然码转换模块， 空满标志产生模块， 块是双端口 江苏科技大学本科毕业设计（论文） 16 图 4步 层电路图 江苏科技大学本科毕业设计（论文） 17 序仿真及功能测试 本课题使用 I 件 的波形编辑器 对设计的异步 路进行 时序 仿真， 并根据仿真波形对各模块功能进行测试，确认该异步 否 满足设计要求。 位功能软件仿真与测试 对于复位功能的 时序 仿真测试波形如图 4示。从图中可以看出，当系统运行后，复位端置 1，即不按下复位键时，异步 统正常工作；当复位端置 0，即按下复位键后，无论读写使能信号处于什么状态，数据输出始终不变，异步 于读空状态。该仿真波形表明所设计的异步 路的复位键能控制系统的全局操作，复位功能达到了预期的设计要求。 图 4位功能时序仿真测试波形 操作功能时 序仿真与测试 对于写操作功能的 时序 仿真测试波形如图 4示。从图中可以看出，将系统复位端置 1，将写使能置位，读使能复位，经过一段时间后，数据输出始终不变，读空标志始终为 0，写满标志始终为 1，这表明异步 路始终处于写满状态。 该仿真波形表明写使能端控制 系统只进行写操作写入数据，由于不进行读操作，一段时间后双端口 储器存储单元会始终处于写满状态，这表明所设计的异步 路的写操作功能达到了预期的设计要求。 江苏科技大学本科毕业设计（论文） 18 图 4操作功能时序仿真测试波形 操作功能时序仿真与测试 对于读 操作功能的 时序 仿真测试波形如图 4示。从图中可以看出，将系统复位端置 1，将写使能复位，读使能置位，数据输出始终不变，写满标志始终为 0，读空标志始终为 1，这表明异步 路始终处于读空状态。 该仿真波形表明读使能端控制 系统只进行读操作读取数据，由于不进行写操作，双端口储器存储单元会始终处于读空状态，这表明 所设计的异步 路的读操作功能达到了预期的设计要求。 图 4操作功能时序仿真测试波形 步 路整体功能软件仿真与测试 对于异步 路整体功能的 时序仿真 测试 波形如图 4图 4示，其中图 4输入的读时钟频率是写时钟频率的 2 倍，图 4输入的写时钟频率是读时钟频率的 2 倍。对于图 4系统复位端置 1，将读写使能均置位，一段时间后异步 歇性处于读空状态，但始终不处于写满状态，输出数据队列与输入数据队列相同，但会有一定的延时。这表明系统能同时进行读写操作，由于读操作速度快于写操作，所以异步 会处于读空状态，而不会进入写江苏科技大学本科毕业设计（论文） 19 满状态。另外，输出数据队列与输入数据队列相同，也表明该电路实现了先入先出的功能，输入输出队列之间的延时是由同步电路和 程序的运行时间造成的。对于图 4将系统复位端置 1，将读写使能均置位，一段时间后异步 歇性处于写满状态，但始终不处于读空状态，输出数据队列与输入数据队列相同，但会有一定的延时。和图 4似，这同样表明系统同时进行了读写操作，由于写操作速度快于读操作，异步 会处于写满状态，而不会进入读空状态。输出数据队列与输入数据队列相同，同样说明电路实现了先入先出的功能，队列之间的延时依然是由同步电路和程序的运行时间造成的。图 4图 4 仿真波形表明所设计的异步 路的整体功能达到了预期的设 计要求。 图 4步 统时序仿真测试波形 1 图 4步 统时序仿真测试波形 2 序仿真结果总结 从上述 时序 仿真测试结果可以看出，该异步 路在 硬件逻辑 设计方面实现了所有的预期设计功能，能快速准确的判定 储器的空满状态，并能通过外部读写使能控制系统内部读写操作，实现宽度为 8 数据队列在两个独立的异步时钟域之间进行先进先出的数据传输。 江苏科技大学本科毕业设计（论文） 20 第五章 硬件仿真与实现 部电路焊接 由于本课题使用 心板最小系统，其外设远不能满足 设计要求，所以仍需焊接相应的外设电路板来连接开发板以完成异步 路的硬件实物设计。本课题除使用开发板自带的按键作为系统复位键外，仍需焊接两个拨动开关作为读写使能控制键，拨动开关原理图如图 5示。另外，在外设板上还需要焊接一定数量的引脚来作为相应的读写时钟输入端和数据输入输出端，焊接完成的外设电路板如图 5示。对于图 5示拨码开关，向上拨码为 0，向下拨码为 1，其中 1 号开关为写使能控制开关， 2 号开关为读使能控制开关， 3、4 号开关为预留的无用开关。开发板电路 的（ 18域 引脚为写时 钟输入引脚， （ 08区域引脚为读时钟输入引脚， （ 26， 区域引脚为脚， （ 13H） 区域引脚为控制信号输入引脚， （ 01， 区域引脚为接地引脚， （ 24） 区域引脚为输入数据引脚， （ 18）区域引脚为写满状态（ 脚， （ 08） 区域引脚为读空状态（ 脚， （ 01） 区域引脚为输出数据引脚。 图 5动开关原理图 . 码 开关 100 制信号输入 . 苏科技大学本科毕业设计（论文） 21 图 5设电路板 脚分配 焊接好外设 电路板后，将外设电路板使用杜邦线接入 小系统核心板。但在此之前，仍需对设计的异步 路进行相应的引脚分配，使系统下载入核心板后能按照设计要求正常工作，外设电路板也需根据引脚分配情况，将相应功能区域引脚接入核心板。 本设计使用 I 件里的 具栏分配电路引脚，分配完成后的引脚如 表 5示。其中 脚分配为 144 引脚，其对应为核心板的自带按键，本设计使用此按键作为系统复位键。 引脚分配完成后点击 到里面的 中 具栏，将未用引脚设置为高阻态，防止未用引脚出现其他状态而对设计电路的功能测试产生干扰 ， 将 口设置为 I O 口。完成这些设置后点击 行编译，编译成功后电路图中各端口处显示相应的引脚编号如 图 5示。 江苏科技大学本科毕业设计（论文） 22 表 5步 路引脚分配表 江苏科技大学本科毕业设计（论文） 23 图 5步 口引脚分配完成 江苏科技大学本科毕业设计（论文） 24 试电路设计 试电路介绍 完成引脚分配后，按照引脚相应的功能设计，使用杜邦线将外设电路板与核心板 连接，连接完成后的异步 路硬件实物如