EDA期末考试卷.doc

2013 2014学年第1学期EDA期末考试试卷（B卷）一、选择题（每小题2分、共30分）将一个正确选项前的字母填在括号内1.下列模块名哪些是正确的（ ）A、_inout B、and2 C、inout D、supply02. 从算法表述转换到寄存器传输级（RTL）表述，即从行为域到结构域的综合，被称为（ A ）。A、自然语言综合 B、逻辑综合 C、版图综合 D、行为综合3.下列数字的表述方式中错误的是（ ）A、3o100 B、3H100 C、32d100 D、3sb1004. 已知a =1; b=4b0000;，那么a,b（ ）(A) 5b10000 (B) 2b10 (C) 32h000000010(D) 36h000000010 5.以下关于case语句描述中错误的是（ ）A、一个case语句里有且只有一个default项。因此，最后一个分支表达式均应写default项。B、在用case语句表达式进行比较的过程中，只有当信号的对应位的值能明确进行比较时，比较才能成功。C、执行完case分项后的语句，则跳出该case语句结构，终止case语句的执行。D、case语句各分分支表达式的值可能互不相同。6.下列关于always语句的描述，错误的是（ ）A、always语句引导的过程语句结构不是一条单独的语句，它是该程序块的引导语句。B、always语句的中的敏感信号可用逗号区分，也可以用关键词or连接。C、always语句本身属于并行语句，而由其引导的各类语句都属于顺序语句。D、时序电路一般由always语句引导的边沿敏感信号来构建。如果由always语句引导的敏感信号均为电平敏感信号，则该电路一定不是时序电路。7. 下列语句中，不属于并行语句的是（ ）A、过程语句B、assign语句C、元件例化语句D、case语句 8. 在verilog中，下列语句哪个不是分支语句？（ ）A、 if-else B、foreverC、casezD、casex9.aways begin #15 clk=0；#30 clk=clk;end产生的波形（ ）A、占空比1/3 B、clk=1 C、clk=0 D、周期为3010.在Verilog中定义了宏名 define sum x+y，下面宏名引用正确的是（ ）A、out=sum+d; B、out=sum+d; C、out=sum+d; D、都不正确11. 31、Verilog程序中有两条语句reg15:0A和reg MEM15:0，以下语句中错误的是（ ）(1)A5=1b0;(2)MEM7=1b0;(3)A=16hFFFF;(4)MEM=16hFFFF;12. （ ）的仿真文件必须来自具体器件的适配器，综合后所得的EDIF文件通常作为FPGA适配器的输入文件。A、编译 B、功能仿真 C、时序仿真 D、综合13.设A5b01010,B=4b0001,C=4b0z10,D=4b0z10,E=3bx10则下述表达式中错误的是（ ） A、(E=4b0x10)=0 B、(A&E)=1b0C、(A|B)=1 D、(C=D)=114. 已知always #1 Count=C+1;则变量C的数据类型为（ ）A、wire B、reg C、integer D、wire/reg15. 在verilog语言中整型数据与（ ）位宽的二进制数寄存器类型是相同的。A、8 B、16 C、32 D、64二、名词解释，写出下列英文缩写或名词的中文含义（10分，每题2分）三、填空题（每空2分，共20分）1. $time可以返回一个以 位的整数来表示当前的仿真时刻值。 返回的时间数字是一个实数型。2. $monitor与$display的不同之处在于$monitor往往在 块中调用，只要不调用 ，$monitor便不间断地对其所设定的信号进行监视。3. Verilog程序有3类描述语句，分别是 语句、 语句和 语句。4.阻塞性赋值符号为 ，非阻塞性赋值符号为 。5$stop任务的作用是把EDA工具(例如仿真器)置成 模式，在仿真环境下给出一个交互式的命令提示符，将控制权交给用户。五、程序设计题（30分）1、试用verilog语言产生如下图所示的测试信号（7分） 2、试设计一个异步清零、模7的同步加法计数器，并画出其功能仿真图（11分） 3、如图表示53所示为以格雷码编码方式设计的一个检测101信号的方块图、状态图和状态表。试用verilog HDL语言补全这个状态机程序。（12分） 图53状态图参考程序：module mealy(clk,Din,reset,Qout); input clk,reset; input Din; output Qout; reg Qout; parameter1:0 S0=2b00,S1=2b01,S2=2b11; reg1:0 CS; reg1:0 NS; always (posedge clk or negedge reset) begin if(!reset) CS=S0; else CS=NS; end always (CS or Din) case(CS) /（后面的程序请补齐）主要题型同上面。1、 掌握最常用的FPGA术语（第一章为主，包含其它章重要的缩写如FSM）2、 FPGA设计流程3、 模块的概念，构成，信号端口，输入、输出信号的不同含义和表达方法4、 数据类型（非常基础，也非常重要）（存储器？）5、 Verilog的数值表达形式，逻辑状态。特别是与其它语言有什么不同？6、 常量与变量的基本概念7、 过程语句有几种，有何联系、区别？8、 加法计数器（最基本的程序设计）9、 If语句产生的D触发器与D锁存器？10、 移位寄存器的基本含义？11、 循环语句主要用来干什么