同步加法器课程设计.docVIP

成成 绩绩 评评 定定 表表 学生姓名班级学号 专 业通信工程课程设计题目四位二进制计数器 评语 组长签字： 成绩 日期 20 年 月 日 课程设计任务书课程设计任务书 学 院信息科学与技术专 业通信工程 学生姓名吕光明班级学号 1103060221 课程设计题目四位二进制同步加法计数器（缺 1100 1101 1110 1111） 实践教学要求与任务实践教学要求与任务: : 1.了解数字系统设计方法。 2.熟悉 ISE 仿真环境及 VHDL 下载。 3.熟悉 Multisim 仿真环境。 4.设计实现四位二进制同步加法计数器（缺 1100 1101 1110 1111） 。 工作计划与进度安排工作计划与进度安排: : 第一周 熟悉 Multisim 环境及 Quartus环境，练习数字系统设计方法， 包括采用触发器设计和超高速硬件描述语言设计，体会自上而 下、自下而上设计方法的优缺点。 第二周 在Quartus环境中用 VHDL 语言实现四位二进制同步加法计 数器（缺 1100 1101 1110 1111） ，在仿真器上显示结果波形， 并下载到目标芯片上，在实验箱上观察输出结果。 在 Multisim 环境中仿真实现四位二进制同步加法计数器（1100 1101 1110 1111） ，并通过虚拟仪器验证其正确性。 指导教师： 刘洋，喻红婕 201 年 月 日 专业负责人： 201 年 月 日 学院教学副院长： 201 年 月 日 摘摘 要要 本文利用 Quartus II 与 Multisim 两种软件，在 Quartus环境中用 VHDL 语言实现四位二进制同步加法计数器（缺 1100 1101 1110 1111）在 仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。 在 Multisim 环境中仿真实现同样效果，并通过虚拟仪器验证其正确性。 关键词：VHDL；四位二进制；同步加法计数器 一、课程设计目的一、课程设计目的.1 二、设计框图二、设计框图1 三、实现过程三、实现过程2 1、QUARTUS II实现过程实现过程.2 1.1 建立工程2 1.2VHDL 源程序.7 1.3 编译及仿真 .10 1.4 引脚锁定及下载 .15 1.5 仿真结果分析 .16 2 2、MULTISIM实现过程实现过程.16 2.1 求驱动方程 .16 2.2 画逻辑电路图 .20 2.3 逻辑分析仪的仿真 .20 2.4 结果分析 .21 四四、总结总结21 五、参考书目五、参考书目.23 目录目录 一、课程设计目的一、课程设计目的 1：了解同步加法计数器工作原理和逻辑功能。 2：掌握计数器电路的分析、设计方法及应用。 3：学会正确使用 JK 触发器。 二、设计框图二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所 用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查 看。 在本课程设计中，四位二进制同步加法计数器用四个 CP 下降沿触发的 JK 触发器实现，其中有相应的跳变，即跳过了 1100 1101 1110 1111 四个状态，这 在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 四位二进制同步加法计数器 CP 输入加法计数脉冲 C 输出进位信号 A：结构示意框图 011001111000100110101011 1/ 010101000011001000010000 0/0/0/0/0/ 0/0/0/0/0/ B:状态转换图 三、实现过程三、实现过程 1.1 建立工程建立工程 图 1.1 QUARTUS 软件的启动界面 （1）点击 File New Project Wizard 创建一个新工程，系统显示如图 1.1： 图 1.2 工程创建向导的启始页 （2）点击 Next，为工程选择存储目录、工程名称、顶层实体名等，如图 1.3 所示； （3）点击 Next，若目录不存在，系统可能提示创建新目录，如图 1.4 所示， 点击“是”按钮创建新目录，系统显示如图 1.5 所示； （4）系统提示是否需要加入文件，在此不添加任何文件； （5） 点击 Next，进入设备选择对话框，如图 1.6，这里选中实验箱的核 心芯片 CYCLONE 系列 FPGA 产品 EP1C6Q240C8； （6）点击 Next，系统显示如图 1.7，提示是否需要其他 EDA 工具，这里 不选任何其他工具； （7）点击 Next 后，系统提示创建工程的各属性总结，若没有错误，点击 Finish，工程创建向导将生成一个工程，这时软件界面如图 1.8，在窗口左侧显 示出设备型号和该工程的基本信息等。 图 1.3 输入工程名称、存储目录 图 1.5 提示是否添加文件 图 1.6 芯片型号选择 图 1.7 提示是否利用其他 EDA 设计工具 图 1.8 工程阐述汇总 至此工程创建好完成。 1.2 VHDL 源程序源程序 为实现四位二进制同步加法计数器（缺 1100 1101 1110 1111）的功能，可 用 VHDL 编写一个程序实现，具体操作过程如下： （1） 点击 File-New 创建一个设计文件，系统显示如图 1.9； 图 1.9 创建一个设计文件 （2） 选择设计文件的类型为 VHDL File； （3） 点击 OK，系统显示如图 1.10，窗口右侧为 VHDL 的编辑窗口。 图 1.10 新建的一个 VHDL 源文件的编辑窗口 （4） 在编辑窗口中编辑以下程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count16 is port(CP,r:in std_logic; q:out std_logic_vector(3downto 0); end count16; architecture behavioral of count16 is signal count:std_logic_vector(3downto 0); begin process(cp,r) begin if r=0then countStart Compilation 编译该文件，系统将开始编译，结 束后，给出提示信息和编译结果，如图 1.12 所示： 图 1.12 编译结果显示 （2）建立时序仿真文件,如图 1.13 所示，选择“Vector Waveform File” ，出现图 1.14 的界面，在 Name 空白处击右键，InsertInsert Node or Bus。 图 1.13 图 1.14 在图 1.14 中单击 图 1.15 在图 1.15 中单击，再单击 OKOK。如图 1.16 所示 图 1.16 仿真文件存盘时，文件名字必须与顶层文件同名，即 count16，默认即可。 图 1.17 图 1.18 图 1.18 是为仿真输入赋值的。如想赋值1 ，单击 。 （2） 单击菜单进行仿真 图 1.19 仿真结果如图 1.20 所示 图 1.20 仿真波形 1.4 引脚锁定及下载。引脚锁定及下载。 (1)进行引脚锁定。点击 Assignments-pins 分配引脚，具体数值为：CP- PIN28、r-PIN49、q3-PIN114、q2-PIN115、q1-PIN116、q0-PIN117。如图 1.21 所示 图 1.21 回到 quartus II 环境 ：点击 ProcessingStart Compliation 重新编译， 锁定引脚，如图 1.22 所示 图 1.22 （2）进行引脚锁定。点击 ToolsProgrammerHardware Setup 进 行下载前设置，如图 1.23： 图 1.23 点击 Start 进行下载，下载完成后，实验结果将在实验箱上显示。 1.5 仿真结果分析仿真结果分析 由仿真波形图可以清楚地看到在一个周期之内，即由小到大，依次完成了 四位二进制加法计数的功能。其中由于缺了 1000 1001 1010 1011 四个状态，即 缺了十进制数中的 8 9 10 11 四个数，在波形仿真中，在这几个状态处发生跳变， 即由 0111 跳到 1100，再由 1111 直接跳回到 0000，即完成一个周期的计数，不 断循环往复。 四四、总结、总结 通过这次课程设计，加强了我们动手、思考和解决问题的能力。在设计过 程中，我对课本的知识得到了巩固和加强，由于课本上的知识太多，平时课间 的学习并不能很好的理解和运用各个软件的功能，而且考试内容有限，所以在 这次课程设计过程中，我们了解了很多元件的功能，并且对于其在电路中的使 用有了更多的认识。平时看课本时，有时问题老弄不懂，做完课程设计，那些 问题就迎刃而解了。而且还可以记住很多知识。 在设计过程中，出现了各种各样的问题，有些是单一原因引起的，有的是 综合原因引起的，这些都很考验我的毅力与坚持。其中有些问题是由于理论课 上的知识没有掌握好，导致求驱动方程时总是有错误，但经过反复认真仔细的 计算，最终还是得出正确结果。由此让我学会了遇到问题不要逃避，要勇敢面 对！ 这次课程设计虽然在功能上完全实现了课题的要求，即实现了四位二进制 加法计数器的全部要求，但是相应的不足之处还应该考虑到。例如在 Multism 环境下设计逻辑电路时，怎样更好地布局以及连线，使整个电路图不至于杂乱 无章等等问题，虽然是细节问题，但往往可以决定成败，这些问题都应该引以 为戒并作为以后设计相关电路时的参考。 经过两个星期的课程设计，过程曲折可谓一言难尽。在此期间我也失落过， 也曾一度热情高涨。从开始时满富激情到最后汗水背后的复杂心情，点点滴滴 无不令我回味无穷。生活就是这样，汗水预示着结果也见证着收获。劳动