EDA技术习题集及答案.doc

第一章 EDA概述一、填空题 12000年推出的Pentium 4微处理器芯片的集成度达万只晶体管。 2一般把EDA技术的发展分为、和三个阶段。 3在EDA发展的阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。 4在EDA发展的阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。 5EDA设计流程包括、和四个步骤。 6EDA的设计验证包括、和三个过程。 7EDA的设计输入主要包括、和。 8文本输入是指采用进行电路设计的方式。9功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为。 10时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为或。 11当前最流行的并成为1EEE标准的硬件描述语言包括和。12采用PLD进行的数字系统设计，是基于芯片的设计或称之为的设计。13硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为的设计法。 14EDA工具大致可以分为、和 等五个模块。 15将硬件描述语吉转化为硬件电路的重要工具软件称为。二、单项选择题 1将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。 设计输入 设计输出 仿真 综合 2 一般把EDA技术的发展分为( )几个阶段。 2 3 4 5 3AHDL属于( )描述语言。普通硬件 行为 高级 低级4vHDL属于( )描述语言。普通硬件 行为 高级 低级5包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。 设计输入 设计处理 功能仿真 时序仿真6在设计输入完成之后，应立即对设计文件进行( )。编辑 编译 功能仿真 时序仿真7在设计处理过程中，可产生供器件编程使用的数据文件，对于CPLD来说是产生（ ）文件。熔丝图 位流数据 图形 仿真8在设计处理过程中文件可产生供器件编程使用的数据文件，对于FPGA来说是生成（ ）文件。 熔丝图 位流数据 图形 仿真9vHDL是在( )年正式推出的。1983 1985 987 198910Vedlog HDL是在( )年正式推出的。1983 1985 1987 198911在c语言的基础上演化而来的硬件描述语言是( )。VHDL Verilog HDL AHD12基于PLD芯片的设计称之为( )的设计。自底向上 自顶向下 积木式 顶层13基于硬件描述语言HDL的数于系统设计目前最常用的设计法称为( )设计法。自底向上 自顶向下 积木式 顶层14在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为( )。仿真器 综合器 适配器 下载器15在EDA上具中，能完成在目标系统器件上布局布线软件称为( )。仿真器 综合器 适配器 下载器参考答案：一、填空题 142002CAD、CAE、EDA3CAD4CAE5设计准备、设计输入、设计处理、器件编程6功能仿真、时序仿真、器件测试7文本输入方式、图形输入、波形输入方式8硬件描述语言9前仿真10后仿真、延时仿真11VHDL、Verilog HDL12自底向上(BottomUp)13自顶向下(Top-Down)14设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）、下载器15HDL综合器 二、单项选择题1 2，3，4，5，6，7，8，9，10，11，12 13，14，15第二章 EDA工具软件的使用一、 填空题1、 MAX+PLUSII是Altera公司自己开发的_软件。2、 MAX+PLUSII工具软件安装成功后，第一次运行MAX+PLUSII前，还必须_。3、 在WINDOWS2000环境下安装MAX+PLUSII工具软件后，为了使用编程下载功能，还必须安装_。4、 MAX+PLUSII支持_、_、_和_等不同的编辑方式。5、 MAX+PLUSII的输入法设计的文件不能直接保存在根目录上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的_。6、 若在MAX+PLUSII集成环境下，执行原理图输入设计法，应选择_方式。7、 若在MAX+PLUSII集成环境下，执行文本输入设计法，应选择_方式。8、 maxplus2max2libprim是MAX+PLUSII_元件库，包括门电路、触发器、电源、输入、输出等元件。9、 maxplus2max2libmf是_元件库，包括加法器、编码器、译码器、计数器、移位寄存器等74系列器件。10、maxplus2max2libmega_lpm是_元件库，包括参数可设置的与门lpm_and、参数可预置的三态缓冲器 lpm_bustri等元件。11、图形文件设计结束后一定要通过_，检查设计文件是否正确。12、在MAX+PLUSII集成环境下可以执行_命令，为通过编译的图形文件产生一个元件符号。这个元件符号可以被其他图形设计文件_，以实现多层次的系统电路设计。13、仿真也称为_，是对电路设计的一种间接检测方法。14、执行MAX+PLUSII的“Timing Anlyzer”命令，可以_设计电路输入与输出波间的延时量。15、指定设计电路的输入/输出端口与目标芯片引脚的连接关系过程称为_。16、MAX+PLUSII的波形文件类型是_。17、指定设计电路的输入/输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称为_或_ _。18、以EDA方式实现的电路设计文件，最终可以编程下载到_或_芯片中完成硬件设计和验证。19、在初次安装MAX+PLUSII软件后的第一次对设计文件编程下载时，需要选择的Byteblaster(MV)编程方式，此编程方式对应计算机的_编程下载通道，“MV”是-_的意思。20、层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的，先从底层的电路设计开始，然后在_的设计中逐级调用_的设计结果，直到实现系统电路的设计。二、 选择题1、MAX+PLUSII是（ ）。高级语占 硬件捅述语言 EDA上具软件 综合软件2、MAX+PLUSII工具软件具有（ ）等功能。编辑 编译 编程 以上均可3、MAX+PLUSII工具软件实现原理图设计输入，应采用（ ）方式。图形编辑 文本编辑 符号编辑 波形编辑4、使用MAX+PLUSII的图形编辑方式输入的电路原理图文件必须通过（ ）才能进行仿真验证。编辑 编译 综合 编程5、MAX+PLUSII的设计文件不能直接保存在（ ）。硬盘 根目录 文件夹 工程目录6、使用MAX+PLUSII工具软件实现文本输入，应采用（ ）。图形编辑 文本编辑 符号编辑 波形编辑7、使用MAX+PLUSII工具软件建立仿真文件，应采用（ ）方式。图形编辑 文本编辑 符号编辑 波形编辑8、使用MAX+PLUSII工具软件修改设计元件符号，应采用（ ）方式。图形编辑 文本编辑 符号编辑 波形编辑9、在MAX+PLUSII工具软件中，包括门电路、触发器、电源、输入、输出等元件的元件库是（ ）文件夹。maxplus2max2libmf maxplus2max2libmega_lpm maxplus2max2libprim maxplus2max2libmygdf10、在MAX+PLUSII工具软件中，包括加法器、骗码器、译码器、计数器等74系列器件的元件库是（ ）文件夹。maxplus2max2libmf maxplus2max2libmega_lpm maxplus2max2libprim maxplus2max2libmygdf11、在MAX+PLUSII工具软件中，包括参数可设置的与门lpm-and、参数可预置的三态级冲器lpm_bustri等元件的元件库是（ ）文件夹。maxplus2max2libmf maxplus2max2libmega_lpm maxplus2max2libprim maxplus2max2libmygdf12、在MAX+PLUSII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取编程文件汇编等操作，并检查设计文件是否正确的过程称为（ ）。编辑 编译 综合 编程13、在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要用途是（ ）。仿真 编译 综合 被高层次电路设计调用14、仿真是对电路设计的一种（ ）检测方法。直接的 间接的 同步的 异步的15、执行MAX+PLUSII的（ ）命令，可以精确分析设计电路输入与输出波形间的延时量。Create default symbol Simulator Compiler Time analyzer16、执行MAX+PLUSII的（ ）命令，可以对设计电路进行功能仿真或者时序仿真。Create default symbol Simulator Compiler Time analyzer17、执行MAX+PLUSII的（ ）命令，可以为设计电路建立一个元件符号。Create default symbol Simulator Compiler Time analyzer18、执行MAX+PLUSII的（ ）命令，可以检查设计电路错误。Create default symbol Simulator Compiler Time analyzer19、MAX+PLUSII的波形文件类型是（ ）。 .scf .gdf .vhd .v20、MAX+PLUSII的图形设计文件类型是（ ）。 .scf .gdf .vhd .v三、 应用题1、 用原理图输入法设计1位全加器sub_1,并仿真验证设计结果。2、 用原理图输入法设计8线3线普通编码器，高电平为输出有效电平。3、 利用练习题1的1位全减器sub_1设计结果设计4位全减器sub_4，并仿真验证设计结果。4、 用D触发器设计4位右移移位寄存器，并仿真验证设计结果。5、 用参数设置的锁存器模块lpm_latch实现16位锁存器，并仿真验证设计结果。参考答案一、 填空题1EDA工具2授权3硬件驱动程序driver4图形、符号、文本、波形5工程目录(文件夹)6图形编辑(Graphic Editor file)7文本编辑(Text Edit file)8基本9老式宏函数(01d-style Macrofunctions：10参数可设置的强函数(Megafuctions)11编译(Compiler)12“Create Default Symbol13模拟(Similation)14精确测量15引脚锁定16“.scf”17时序仿真，后仿真18FPGA，CPLD19并行口，混合电压20高层次，低层次二、选择题1，2， 3，4，5，6，7，8，9，10，11，12，13，14，15，16，17，18，19，20。第三章 VHDL语言一、 填空题1、 VHDL于1985年正式推出，是目前_的硬件描述语言。2、 IEEE于1987年将VHDL采纳为_标准。3、 用VHDL书写的源文件，既是_以是_，既是工程技术人员之间交换信息的文件，以可作为合同签约者之间的文件。4、 一般将一个完整的VHDL程序称为_。5、 用VHDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能模块_和_。6、 VHDL设计实体的基本结构由_、_、_、_的_等部分构成。7、 _和_是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。8、 IEEE于1987年公布了VHDL的_语法标准。9、 IEEE于1993年公布了VHDL的_语法标准。10、 根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要_。11、在VHDL中最常用的库是_标准库，最常用的程序包是_程序包。12、VHDL的实体由_部分和_组成。13、VHDL的实体声明部分指定了设计单元的_或_，它是设计实体对外一个通信界面，是外界可以看到的部分。14、VHDL的结构体用来描述设计实体的_和_，它由VHDL语句构成，是外界看不到的部分。15、在VHDL的端口声明语句中，端口方向包括_、_、_和_。16、VHDL的数字型文字包括_、_、_和_。17、VHDL的字符是以-_括起来的数字、字母和符号。18、VHDL的标识符名必须以_，后跟若干字母、数字或单个下划线构成，但最后不能为_。19、VHDL的数据对象包括_、_和_，它们是用来存放各种类型数据的容器。20、VHDL的变量（VARIABLE）是一个_，它只能在进程、函数和过程中声明和使用。21、VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳_，也可以保持_。22、常数（CONSTANT）是程序中的一个_的值，一般在_声明。23、VHDL的数据类型包括_、_、_和_。24、VHDL的标量型（scalar Type）是单元素的最基本数据类型，包括_、_、_和_。25、在VHDL中，标准逻辑位数据有_种逻辑值。26、VHDL的操作符包括_、_、_和_四类。27、在VHDL中，预定义的_可用于检出时钟边沿、完整定时检查、获得未约束的数据类型的范围等。28、VHDL的基本描述语句包括_和_。29、VHDL的顺序语句只能出现在_、_和_中，是按程序书写的顺序自上而下、一条一条地执行。30、VHDL并行语句在结构体中的执行是_的，其执行方式与语句书写的顺序无关。31、在VHDL的各种并行语句之间，可以有_来交换信息。32、VHDL的PROCESS（进程）语句是由_组成的，但其本身却是_。33、VHDL的并行信号赋值语句的赋值目标必须都是-_。34、VHDL的子程序有_和_两种类型。35、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入_中。36、VHDL的函数分为_和_两部分，调用前需要将它们装入程序包中。37、元件例化是将预先设计好的设计实体作为一个_，连接到当前设计实体中一个指定的_。38、在PC上或工作站利用VHDL进行项目设计，不允许在_下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。39、程序包是用VHDL语言编写的，其源程序也需要以_文件类型保存。40、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为_.二、 选择题3、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整VHDL程序称为（ ）。设计输入 设计输出 设计实体 设计结构4、VHDL的设计实体可以被高层次的系统（ ），成为系统的一部分。输入 输出 仿真 调用5、VHDL常用的库是（ ）标准库。IEEE STD WORK PACKAGE6、VHDL的实体声明部分用来指定设计单元的（ ）。输入端口 输出口 引脚 以上均可7、一个实体可以拥有一个或多个（ ）。设计实体 结构体 输入 输出8、在VHDL的端口声明语句中，用（ ）声明端口为输入方向。 IN OUT INOUT BUFFER9、在VHDL的端口声明语句中，用（ ）声明端口为输出方向。IN OUT INOUT BUFFER10、在VHDL的端口声明语句中，用（ ）声明端口为双向方向。IN OUT INOUT BUFFER15、在VHDL中，16#FE#属于（ ）文字。整数 以数制基数表示的 实数 物理量17、在VHDL标识符命名规则中，以（ ）开头的标识符是正确的。字母 数字 字母或数字 下划线18、在VHDL中，可以用（ ）表示数据或地址总线的名称。下标名 段名 总线名 字符串19、在下列标识中，（ ）是VHDL合法的标识符。4h_adde h_adder_ h_adder _h_adder22、在VHDL中，（ ）的数据传输是立即发生的，不存在任何延时的行为。信号 常量 数据 变量23、在VHDL中，（ ）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间。信号 常量 数据 变量24、在VHDL中，为目标变量的赋值符号是（ ）。=： = := =25、在VHDL中，为目标信号的赋值符号是（ ）。=： = := ”不是操作符，它只相当于（ ）的作用。IF THEN AND OR38、在VHDL的FOR-LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（ ）事先声明。必须 不必 其类型要 其属性要39、在VHDL中，语句“FOR n TO 7 LOOP”定义循环次数为（ ）次。8 7 0 140、在VHDL中，含WAIT语句的进程PROCESS的括弧中（ ）再加敏感信号，否则是非法的。可以 不能 任意 只能41、在VHDL的并行语句之间，可以用（ ）来传送往来信息。变量 变量和信号 信号 常量42、在VHDL中，PROCESS结构是由（ ）语句组成的。顺序 顺序和并行 并行 任何44、VHDL的块语句是并行语句结构，它的内部是由（ ）语句构成的。顺序和并行 顺序 并行 任意45、在VHDL中，条件信号赋值语句WHENELSE属于（ ）语句。顺序兼并行 顺序 并行 任意47、在元件例化9COMPONENT）语句中，有（ ）符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP（ ）中的信号名关联起来。= := 49、VHDL的WORK库是用户设计的现行工作库，用于存放（ ）的工程项目。用户自己设计 公用程序 共享数据 图形文件三、 应用题1、 分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_1 ISPORT( S2,S1,S0:IN STD_LOGIC; D3,D2,D1,D0:IN STD_LOGIC; D7,D6,D5,D4:IN STD_LOGIC; Y:OUT STD_LOGIC);END LX3_1;ARCHITECTURE ONE OF LX3_1 ISSIGNAL S: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN S=S2&S1&S0; Y=D0 WHEN S=”000” ELSE D1 WHEN S=”001” ELSE D2 WHEN S=”010” ELSE D3 WHEN S=”011” ELSE D4 WHEN S=”100” ELSE D5 WHEN S=”101” ELSE D6 WHEN S=”110” ELSE D7;END ONE;2、 分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_2 ISPORT( A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B;IN STD_LOGIC_VECTOR(3 DOWNTO 0);GT,LT,EQ:OUT STD_LOGIC);END LX3_2;ARCHITECTURE ONE OF LX3_2 ISBEGIN PROCESS(A,B) BEGIN GT=0; LT=0;EQB THEN GT,=1; ELSIF AB THEN LT=1; ELSE EQ=1;END IF;END PROCESS;END ONE;3、 分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LX3_3 ISPORT( ABIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LX3_3;ARCHITECTURE ONE OF LX3_3 ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 7 LOOP DOUT(I)=DIN(I)AND ABIN(I);END LOOP;END PROCESS;END ONE;4、分析下面的VHDL源程序，说明设计电路的功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LX3_4 ISPORT( CLK:IN STD_LOGIC; J,K: IN STD_LOGIC;Q,QN:OUT STD_LOGIC);END LX3_4;ARCHITECTURE ONE OF LX3_4;SIGNAL Q_TEMP:STD_LOGIC:=0;SIGNAL JK:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINJKQ_TEMPQ_TEMPQ_TEMPQ_TEMP=NOT Q_TEMP;END CASE; END IF;Q=Q_TEMP;QN=NOT Q_TEMP;END PROCESS;END ONE;参考答案一、 填空题1、 标准化程度最高2、 IEEE#10763、 程序，文档4、 设计实体5、 独立存在，独立运行6、 库、程序包、实体、结构体、配置7、 实体，结构体8、 IEEE STD 1076-1987（即VHDL87）9、 IEEE STD 1076-1993（即VHDL93）10、预先定义11、IEEE，STD_LOGIC_116412、实体声明，结构体13、输入/输出端口，引脚14、逻辑结构、逻辑功能15、IN（输入），OUT（输出），INOUT（双向），BUFFER（具有读功能的输出）16、整数文字，实数文字，以数制基数表示的文字，物理量文字17、单引号18、字母开头、下划线19、变量、常量、信号20、局部量21、当前值、历史值22、恒定不变，程序前部23、标量型、复合型、存取类型、文件类型24、实数类型、整数类型、枚举类型、时间类型25、九26、逻辑操作符、关系操作符、算术操作符、符号操作符27、属性标识符28、顺序语句、并行语句29、进程、过程、函数30、并行运行31、信号32、顺序语句、并行语句33、信号34、过程、函数35、程序包36、函数首、函数体37、元件，端口38、根目录39、.VHD40、文本输入设计法二、 选择题1、 2、 3、 4、 5、 6、 7、 8、 9、 10、11、 12、 13、 14、 15、 16、 17、 18、 19、 20、21、 22、 23、 24、 25、 26、 27、 28、 29、 30、 31、 32、 33、 34、 35、 36、 37、 38、 39、 40、41、 42、 43、 44、 45、 46、 47、 48、 49、 50、三、 应用题1、 解：该VHDL源程序设计的是8选1数据选择器。2、 解：该VHDL源程序设计4位二进制数据比较器电路。3、 解：该VHDL源程序设计二输入端的8与门电路。4、 解：该VHDL源程序设计下降沿触发的JK触发器电路。第四章 可编程逻辑器件一、 填空题1、 数字系统中常用的LSI（大规模集成电路）可分为_、_和_三种类型。2、 可编程逻辑器件PLD属于_电路。3、 可编程ROM是始于1970年出现的第一块_。4、 利用EDA工具，设计者只需用_来完成对系统功能的描述，然后由计算机软件自动完成设计处理，得到PLD设计结果。5、 集成度是集成电路一项很重要的指标，可编程逻辑器件按集成密度可分为_和_两类。9、可编程逻辑器件的编程方式分为_和_两类。10、根据各种可编程器件的结构及编程方式，可编程逻辑器件通常又可以分为_、_、_和_等四类。11、基于EPROM、EEPROM和快闪存储器件的可编程器件，在系统断电后编程信息_。12、采用SRAM结构的可编程器件，在系统断电后编程信息_。13、按结构分，PLD分为_和_两类。14、阵列型PLD基本结构由_和_组成。15、现场可编程门阵列型FPGA具有门阵列的结构形式，它由许多可编程单元排成阵列组成，称为_。16、PLD的基本结构通常采用点阵表示，一般在线段的交叉处加_表示固定连接，加_表示可编程连接。17、PROM的与阵列_，或阵列_。18、可编程逻辑阵列PLA的与阵列_，或阵列_。19、可编程阵列逻辑PAL的与阵列_，或阵列_。20、通用阵列逻辑GAL的与阵列_，或阵列_。21、通用阵列逻辑GAL的可编程输出结构称为_。23、CPLD器件中至少包含_、_和_三种结构。24、FPGA是20世纪80年代中期出现的_可编程逻辑器件。25、按照逻辑功能块的大小