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,下一节,第二章 Altera公司可编程逻辑器件,2.1 Altera器件的命名,图2.1 APEX 10K、APEX 20K、FLEX、ACEX 1K、MAX、Classic器件和配置芯片的命名方法,图2.2 APEX 20KC、APEX 、Mercury、Excalibur和Stratix器件的命名方法,图2.1和图2.2给出了Altera公司各个系列的PLD以及器件命名方法。有关器件的具体封装形式、引脚数目、速度等级、工作温度、工作电压等性能参数，请浏览Altera公司的网站（），也可与器件销售商联系。,2.2 Altera常用器件,2.2.1 MAX 7000器件 1MAX 7000性能特点 MAX 7000器件与MAX 9000及MAX 5000器件都是基于乘积项结构的PLD，特别适用于实现高速、复杂的组合逻辑。 MAX 7000器件是基于Altera公司第二代MAX结构，采用先进的CMOS EEPROM技术制造的。MAX 7000器件提供多达5000个可用门和在系统可编程（ISP）功能，其引脚到引脚延时快达5ns，计数器频率高达175.4MHz。各种速度等级的MAX 7000S、MAX 7000A/AE/B和MAX 7000E器件都遵从PCI总线标准。 MAX 7000器件具有附加全局时钟，输出使能控制，连线资源和快速输入寄存器及可编程的输出电压摆率控制等增强特性。MAX 7000S器件除了具备MAX 7000E的增强特性之外，还具有JTAG BST边界扫描测试，ISP在系统可编程和漏极开路输出控制等特性。,MAX 7000器件可100%模仿TTL，可高密度地集成SSI（小规模集成）、MSI（中规模集成）和LSI（大规模集成）等器件的逻辑。它也可以集成多种PLD，其范围从PAL、GAL、22V10一直到MACH和pLSI器件。MAX 7000器件在速度，密度和I/O资源方面可与通用的掩膜式门阵列相媲美，可以用作门阵列的样片设计。MAX 7000器件有多种封装类型，包括PLCC、PGA、PQFP、RQFP和TQFP等。 MAX 7000器件采用CMOS EEPROM 单元实现逻辑功能。这种用户可编程结构可以容纳各种各样的、独立的组合逻辑和时序逻辑功能。在开发和调试阶段，可快速而有效地反复编程MAX 7000器件，并保证可编程，擦除100次以上。 MAX 7000器件提供可编程的速度/功耗优化控制。在设计中，使影响速度的关键部分工作在高速、全功率状态，而其余部分工作在低速、小功耗状态。速度/功耗优化特性允许设计者把一个或多个宏单元配置在50%或更低的功耗下而仅增加一个微小的延迟。MAX 7000器件也提供了一个旨在减小输出缓冲器电压摆率的配置项，以降低没有速度要求的信号状态切换时的瞬态噪声。除44引脚的器件之外，所有MAX 7000器件的输出驱动器均能配置在3.3V或5.0V 电压下工作。MAX 7000器件允许用于混合电压的系统中。 MAX 7000器件由Quartus和MAX+PLUS 开发系统支持。表2.1是MAX 7000典型器件性能对照表。,表2.1 MAX 7000典型器件性能对照表,MAX 7000S/E器件包括逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编 程连线阵列和I/O控制块五部分。MAX 7000S/E还含有四个专用输入，它们既可用作 通用输入，也可作为每个宏单元和I/O引脚的高速、全局控制信号：时钟（Clock）、清除（Clear）及两个输出使能（Output Enable）信号。MAX 7000S/E器件的结构如图2.3所示。 （1）逻辑阵列块（LAB） MAX 7000S/E器件主要由高性能的LAB以及它们之间的连线通道组成。如图2.4所示，每16个宏单元阵列组成一个LAB，多个LAB通过可编程连线阵列（PIA）连接在一起。PIA即全局总线，由所有的专用输入、I/O引脚以及宏单元反馈给信号。 每个LAB包括以下输入信号： 来自PIA的36个通用逻辑输入信号； 用于辅助寄存器功能的全局控制信号； 从I/O引脚到寄存器的直接输入信号。,2MAX 7000S/E器件结构,器件的宏单元可以单独地配置成时序逻辑或组合逻辑工作方式。 每个宏单元由逻辑阵列、乘积项选择矩阵和可编程寄存器等 单个功能块组成。MAX 7000S/E器件的宏单元结构如图2.4所示。,（2）宏单元,图2.3 MAX 7000S/E 器件结构,图2.4 MAX 7000S/E器件宏单元结构,逻辑阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。乘积项选择矩阵把这些乘积项分配到“或”门和“异或”门作为基本逻辑输入，以实现组合逻辑功能；或者把这些乘积项作为宏单元的辅助输入实现寄存器清除、预置、时钟和时钟使能等控制功能。以下两种扩展乘积项可用来补充宏单元的逻辑资源。 共享扩展项：反馈到逻辑阵列的反向乘积项。 并联扩展项：借自邻近的宏单元中的乘积项。 根据设计的逻辑需要，Quartus 和MAX+PLUS能自动地优化乘积项分配。 作为触发器功能，每个宏单元寄存器可以单独编程为具有可编程时钟控制的D、T、JK或SR触发器工作方式。每个宏单元寄存器也可以被旁路掉，以实现组合逻辑工作方式。在设计输入时，设计者指明所需的触发器类型，然后由Quartus 和MAX+PLUS为每一个触发器功能选择最有效的寄存器工作方式，以使设计资源最少。 每一个可编程寄存器的时钟可配置成三种不同方式。 全局时钟：这种方式能实现从时钟到输出最快的性能。 带有高电平有效的时钟使能的全局时钟：这种方式为每个寄存器提供使能信号，仍能达到全局时钟的快速时钟到输出的性能。 乘积项时钟：在这种方式下，寄存器由来自隐埋的宏单元或I/O引脚的信号进行时钟控制。,图2.3所示的MAX 7000S/E器件可有两个全局时钟信号，它们可以是专用引脚GCLK1、GCLK2，也可以是GCLK1、GCLK2反相信号。 每个寄存器还支持异步清除和异步置位功能，如图2.5所示，由乘积项选择矩阵分配乘积项来控制这些操作。虽然乘积项驱动寄存器的置位和复位信号是高电平有效，但在逻辑阵列中将这些信号反相可得到低电平有效的控制。另外，每个寄存器的复位功能可以由低电平有效的，专用的全局复位引脚GCLRn信号来驱动。,图2.5 MAX 7000S/E器件 共享扩展项,所有MAX 7000E和MAX 7000S器件I/O引脚都有一个到宏单元寄存器的快速通道。这个专用通道可以旁路掉PIA和组合逻辑，直接驱动具有极快输入建立时间（2.5ns）的输入D触发器。 （3）扩展乘积项 尽管大多数逻辑功能可以用每个宏单元中的五个乘积项实现，但对于更复杂的逻辑功能，需要用附加乘积项来实现。为了提供所需的逻辑资源，可以利用另外一个宏单元，但是MAX 7000器件的结构也允许利用共享和并联扩展乘积项（扩展项），作为附加的乘积项直接输送到本LAB的任一宏单元中。利用共享和并联扩展乘积项可保证在逻辑综合时，用尽可能少的逻辑资源得到尽可能快的工作速度。 共享扩展项 每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未投入使用的乘积项，并将它们反相后反馈到逻辑阵列中，以便于集中使用。每个共享扩展项可 被所在的LAB内任意或全部宏单元使用和共享，以实现复杂的逻辑功能。采用共享扩 展项后会产生一个较短的延时tSEXP。图2.5展示了共享扩展项是如何被馈送到多个宏单元的。, 并联扩展项 并联扩展项是宏单元中没有使用的乘积项，这些乘积项可以分配给相邻的宏单元，以实现高速的、复杂的逻辑功能。并联扩展项允许多达20个乘积项直接馈送到宏单元的“或”逻辑中，其中五个乘积项由宏单元本身提供，另15个并联扩展项由该LAB中邻近的宏单元提供。 Quartus和MAX+PLUS编译器能够自动地分配并联扩展项，最多可将三组，且每组最多有五个的并联扩展项分配给需要附加乘积项的宏单元。每组并联扩展项增加一个较短的延时tSEXP。例如，若一个宏单元需要14个乘积项，编译器采用本宏单元里的五个专用乘积项，并分配给其他两组并联扩展项（一组包括五个乘积项，另一组包括四个乘积项），所以，总的延时增加了2 tSEXP。 每个LAB由两组宏单元组成，每组含有八个宏单元（比如，一组为18，另一组为916），这两组宏单元形成两个借入或借出的并联扩展项链。一个宏单元可从较小编号的宏单元中借用并联扩展项。例如，宏单元8能从宏单元7，或从宏单元7和6，或从宏单元7、6和5中借用并联扩展项。在含有八个宏单元的每组内，最小编号的宏单元仅能出借并联扩展项，而最大编号的宏单元仅能借用并联扩展项，图2.6示出了并联扩展项是如何从邻近宏单元中借用，并出借给下一个宏单元的。,通过在PIA上布线，把各个LAB相互连接构成所需的逻辑。通过在PIA上布线，可把器件中任一信号源连接到其目的端。所有MAX 7000S/E器件的专用输入、I/O接口和宏单元输出均馈送到PIA，PIA再将这些信号送到这些器件内的各个地方。只有每个LAB所需的信号，才真正布通从PIA到该LAB的连线。图2.7示出了PIA信号是如何布线到LAB的。图中EEPROM单元控制2输入“与”门的一个输入端，以选择驱动LAB的信号。,（4）可编程连线阵列（PIA）,图2.6 MAX 7000S/E器件并联扩展项,图2.7 MAX 7000器件PIA结构,在掩膜或现场可编程门阵列（FPGA）中，基于通道布线方案的延时是累加的、可变的和与路径有关的；而MAX 7000S/E器件的PIA具有固定的延时。因此，PIA消除了信号之间的延迟偏移，使得时间性能更容易预测。,I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它由全局输出使能信号中的一个控制，或者把使能端直接连接到地（GND）或电源（VCC）上。当三态缓冲器的控制端接地（GND）时，输出为高阻态。此时，I/O引脚可用作专用输入引脚。当三态缓冲器的控制端接高电平（VCC）时，输出被使能（即有效），如图2.8所示。 MAX 7000S/E器件有六个全局输出使能信号，如图2.8所示，它们可以由以下信号同相或反相驱动：两个输出使能信号、一组I/O引脚的子集或一组宏单元。 MAX 7000S/E器件的结构提供双I/O反馈，且宏单元和引脚的反馈是相互独立的。当I/O引脚被配置成输入时，相关的宏单元可用于隐含逻辑。,（5）I/O控制块,图2.8 MAX 7000S/E器件I/O 控制块,3MAX 7000器件特性设定 （1）MAX 7000器件速度/功耗配置 MAX 7000器件提供省电工作模式，它可使用户定义的信号路径或整个器件工作在低功耗状态。这种特性可使总功耗下降到50或更低。这是因为，在许多逻辑应用中，所有门中只有小部分电路需要工作在最高频率。 设计者可以把MAX 7000器件中每个独立的宏单元编程为高速（打开Turbo位）或低速（关断Turbo位）工作模式。在设计中，通常使影响速度的关键路径工作在高速，而其他部分工作在低功耗状态。工作在低功耗状态的宏单元会附加一个微小的延时tLPA。 （2）MAX 7000器件输出配置 MAX 7000器件的输出可以根据系统的各种需求进行编程配置。图2.9 MAX 7000S/E器件多电压I/O接口逻辑 多电压（Multivolt）I/O接口 MAX 7000器件（除了44引脚的器件外）具有多电压I/O接口的特性，也就是说，MAX 7000器件可以与不同电源电压的系统接口。所有封装中的5器件都可以将I/O接口设置在3.3或5.0V下工作。这些器件设有VCCINT和VCCIO两组VCC引脚，它们分别用于内部电路的输入缓冲器及I/O输出缓冲器，如图2.9所示。,图2.9 MAX 7000S/E器件多电压I/O接口逻辑,非MAX 7000A器件的MAX 7000器件其VCCINT引脚必须始终接到5.0电源上。在这个VCCINT电平下，输入电压是TTL电平，并同3.3和5.0输入兼容。根据输出的要求，VCCIO引脚可连到3.3或5.0电源上。当VCCIO接5.0电源时，输出电平和5.0系统兼容；当VCCIO接3.3电源时，输出电平和3.3系统兼容。当VCCIO低于4.75时，将增加一个微小的短延时。 漏极开路（Open-Drain） MAX 7000S器件每个I/O引脚都有一个类同于集电极开路输出控制的漏极开路输出配置选项。MAX 7000S器件可利用漏极开路输出提供诸如中断和写允许等系统级信号。这些信号能够由任意一个器件支持，也能同时由多个器件来提供，并提供一个附加“线或”。,MAX 7000E/S每一个I/O引脚的输出缓冲器输出的电压摆率都可以调整，即可配置成低噪声方式或高速性能方式。较快的电压摆率能为高速系统提供高速转换速率，但它同时也会给系统引入更大的噪声。低电压摆率可以减少系统噪声，但同时也会产生4ms5ns的附加延时。摆率控制连到Turbo位。当Turbo位接通时，电压摆率设置在快速状态。这种设置应当仅用在系统中影响速度的关键输出端，并有相应的抗噪声措施。当Turbo位断开时，电压摆率设置在低噪声状态，这将减少噪声的生成和地线上的毛刺。MAX 7000E/S器件的每一个I/O引脚都有一个专用的EEPROM（电可擦可编程只读存储器）位来控制电压摆率，使得设计员能够指定引脚到引脚的电压摆率。, 电压摆率控制（Slew-Rate）选项,（1）加密设计 所有MAX 7000器件都有一个可编程加密位，可以对被编程到器件内的数据进行加密。在加密位被编程后，器件专利设计不能复制和读出。由于在EEPROM内的编程数据是看不见的，利用加密位可实现高级的设计加密。当对器件重新编程时，加密位和所有其他的编程数据均被擦除。 （2）在系统/在线编程 MAX 7000S器件通过一个4引脚的工业标准JTAG接口（IEEE STD.1149.11990）进行在系统编程（ISP）。ISP支持在设计、开发、调试过程中对器件快速、有效地反复编程。MAX 7000S器件的结构内部能产生对EEPROM单元进行编程时所需的高电压，因此，在系统编程中仅需要单一的5.0电源电压供电。在系统编程过程中，I/O引脚处于三态并被上拉，以消除PCB上的冲突。上拉阻值通常为50k。 ISP简化了制作过程，它允许在编程前就把器件安装在带有标准JTAG编程接口的PCB上。MAX 7000S器件可通过编程工具下载的信息进行编程。这些下载工具包括在电路测试器（ICT），嵌入式处理器及Altera公司的BitBlaster、ByteBlaster、ByteBlasterMV下载电缆等。其中，ByteBlasterMV同时支持2.5V、3.3V、5.0V器件的编程或配置，可以取代ByteBlaster。把MAX 7000S器件预先装配在PCB上再进行编程，可以避免在编程时由于操作不当造成的对多引脚封装（如QFP封装）的损伤。当系统已经在现场运行时，还可对MAX 7000S器件重新编程。例如，可通过软件或调制解调器对产品进行现场升级,4MAX 7000器件编程测试,ISP可以通过固定算法或自适应算法完成。自适应算法从被编程单元中读取信息，并依此调整后续编程步骤以达到尽可能短的编程时间。因为有些ICT不支持自适应算法，所以Altera公司也提供支持固定算法的器件，其编号的后缀为F。 可以利用在电路测试设备（例如PC、嵌入式处理器等），通过JAMTM编程测试语言对MAX 7000S器件进行编程。 （3）使用外部硬件对器件进行编程 MAX 7000器件可在基于Windows的PC上用Quartus 编程器、Altera公司生产的逻辑编程卡、主编程部件（MPU）及配套的适配器来进行编程。MPU执行连通性检验，以确保适配器和器件之间接触良好。 设计员可以通过Quartus 软件以文本或波形形式的测试向量去测试已编程的MAX 7000器件。为了加强对设计的验证，设计员还可以通过Quartus 执行功能测试，将其与仿真结果进行比较。 （4）JTAG边界扫描支持 MAX 7000器件支持JTAG边界扫描测试。如果设计中不需要JTAG接口，则可将JTAG引脚作为用户I/O引脚使用。 （5）常规测试 MAX 7000器件在出厂前都经过了严格的全功能测试，并保证合格。每一个可编程的EEPROM位均可测试，所有内部逻辑单元保证100可编程。在MAX 7000器件制造过程中，采用了标准测试数据，测试完后再将标准测试数据擦掉。,5MAX 7000S/E器件定时模型,MAX 7000的定时关系可用Quartus 软件、各种流行的工业标准CAE仿真器和定时分析器或用图2.10所示的定时模型等手段来分析。MAX 7000器件有固定的内部延 时，允许用户确定任何设计中最坏情况的延时。,图2.10 MAX 7000S/E器件定时模型,2.2.2 FLEX 10K器件,FLEX 10K器件是第一种嵌入式PLD产品。FLEX（可更改逻辑单元阵列）采用可重构的CMOS SRAM单元，其结构集成了实现通用多功能门阵列所需的全部特性。FLEX 10K系列容量可达25万门，能够高密度、高速度、高性能地将整个数字系统，包括32位多总线系统集成于单个器件中。 FLEX 10K器件由Altera公司的Quartus和MAX+PLUS开发系统支持。 1FLEX 10K器件特性 嵌入式可编程逻辑器件提供了集成系统于单个可编程逻辑器件中的性能。 高密度：提供1万25万个可用门、614440960位内部RAM。 低功耗：多数器件在静态模式下电流小于0.5mA，在2.5V、3.3V或5.0V下工作。 高速度：时钟锁定和时钟自举选项分别用于减少时钟延时/过冲和时钟倍频；器件内建立树形分布的低失真时钟；具有快速建立时间和时钟到输出延时的外部寄存器。 灵活的互连方式：具有快速、互连延时可预测的快速通道（Fast Track）连续式布线结构；实现快速加法、计数、比较等算术逻辑功能的专用进位链；实现高速、多输入（扇入）逻辑功能的专用级联链；实现内部三态总线的三态模拟；多达六个全局时钟信号和四个全局清除信号。 支持多电压I/O接口，遵从PCI 2.2总线标准。 强大的引脚功能：每个引脚都有一个独立的三态输出使能控制及漏极开路配置选项以及可编程输出电压摆率控制；FLEX 10KA、FLEX 10KE、FLEX 10KS器件支持热插拔。, 多种配置方式：内置JTAG边界扫描测试电路，可通过外部EPROM、智能控制器或JTAG接口实现在电路重构（ICR）。 多种封装形式：引脚范围84600，封装形式有TQFP、PQFP、BGA和PLC等。同一封装的FLEX 10K器件的引脚兼容。 表2.2列出了FLEX 10K典型器件的性能对照。 表2.2 FLEX 10K典型器件性能对照表,2FLEX 10K器件结构,FLEX 10K器件主要包括嵌入式阵列、逻辑阵列、Fast Track互连和I/O单元四部分。另外，FLEX 10K器件还包括六个用于驱动寄存器控制端的专用输入引脚，以确保高速低失真（小于1.5ns）控制信号的有效分布。这些信号使用了专用的布线通道，这些专用通道提供了比Fast Track互连更短的延时和更小的失真。四个全局信号可由四个专用输入引脚驱动，也可以由器件内部逻辑驱动。这为时钟分配或产生用以清除器件内部多个寄存器的异步清除信号提供了理想的方法。 （1）嵌入式阵列 嵌入式阵列由一系列嵌入式阵列块（EAB）构成。在要实现存储器功能时，每个EAB可提供2048个存储位，用来构造RAM、ROM、FIFO和双口RAM。在要实现乘法器、微控制器、状态机及复杂逻辑时，每个EAB可贡献100600个门。EAB可单独使用，也可组合起来使用。 （2）逻辑阵列 逻辑阵列由一系列LAB构成。每个LAB由八个逻辑单元（LE）和一些局部互连组成。每个LE包含一个4输入的查找表（LUT）、一个可编程触发器、进位链和级联链等。每个LAB相当于96个可用逻辑门，可以构成一个中规模的逻辑块，如8位计数器、地址译码器或状态机等，也可以将多个LAB组合起来构成一个更大规模的逻辑块。,（3）Fast Track互连 FLEX 10K器件内部信号的互连和器件引脚之间的信号互连是由纵横贯穿整个器件的快速通道（Fast Track）互连提供的。 （4）I/O单元 每个I/O引脚由位于行、列互连通道末端的I/O单元（IOE）馈接。每个IOE含有一个双向缓冲器和一个可作为输入/输出/双向寄存器的触发器。当IOE作为专用时钟引脚时，这些寄存器提供特殊性能。当IOE作为输入时，这些寄存器提供1.6ns的建立时间和0ns的保持时间。当IOE作为输出时，这些寄存器提供5.3ns的时钟到输出延时。IOE还具有许多其他特性，如JTAG编程支持、电压摆率控制、三态缓冲和漏极开路输出等。 FLEX 10K器