MMIC特殊工艺-肖特基接触(二).ppt

MMIC特殊工艺(二),陈汝钦 成都嘉石科技有限公司 2013年01月15日,(肖特基接触(Schottky Contacts),主 要 内 容,2,3,结论,5,肖特基接触特性,肖特基接触测试,金属体系是所有半导体器件和集体电路的基本部分. 它提供半导体有源区(Active Area)或其他器件和外面电路的精确电接触. 主要采用材料和工艺的考量是确保所选择的金属能达到所需电特性和可靠性; 关于金属和半导体的接触有欧姆(Ohmic)和肖特基(Schottky) 两种,各具半导体器件设计上明显不同需求的特性. 欧姆接触在金属/半导体界面形成很低的电流势垒(Barrier)而达到很小的电阻; 而肖特基接触则是完全相反而需要在此界面形成很高的电流传导势垒以达整流(Rectify)的特性, 同时所形成的界面态(Interface States)对其电性和可靠性扮演极重要的角色; 肖特基栅极是许多GaAs器件里两个最重要部分之一 (另外一个为源或漏极的欧姆接触); 其整流特性, 尺寸, 所放置的位子和可靠性对场效应晶体管(FET)的性能是极端重要的. GaAs器件通常使用Ti/Pt/Au, Al, WSi, WSiN, TiW, TiWN等肖特基栅极.,引言(Introduction),2.肖特基接触特性 (Characteristics),当金属和半导体紧密接触时, 物理或化学键就会在其界面形成: 几乎所有金属/半导体界面都有载流子传导势垒; 此势垒产生是由于所形成的界面态(Interface States)造成半导体导带( Conduction Band)和价带 (Valance Band)在靠界面处产生带弯曲 (Band Bending). 当金属和中度以下( 5x1017 cm-3)掺杂的宽禁带半导体(如GaAs, AlGaAs, InGaP, GaN,等)接触后就形成载流子传导势垒的肖特基接触界面具整流的特性(二极管(Diode). 其正向电流(Forward Current)是藉由热离子发射作用 (Thermionic Emission)跨过界面. 肖特基接触界面的质量由势垒高度(Barrier Height)和理想因子(Ideality Factor)决定. 由于界面带弯曲所形成的电场排斥自由载子而造成在临近金属下面的半导体成为载流子耗尽层(Carrier Depletion Zone)而具有电容特性. FET是电压控制的电流源，肖特基栅极是其电压加入的媒介物，非常需要它不导任何电流而只是一个电容的输入. 所以它需要大的势垒高度和接近1的理想因子以保证不漏电流, 高电流和高击穿电压进而达成FET的高输出功率和可靠性.,肖特基接触形成物理: 肖特基接触中金属和半导体界面的性质和半导体和真空或空气接触界面的特性是相似的; 在没有电场下, 半导体的导带和价带在其内部是平的, 但在金属和III-V半导体接触的界面,由于形成大量界面态(Interface States)而造成导带和价带的带弯曲. 此带弯曲的来源是由于: 在III-V宽禁带化合物半导体表面上, 原子失去了和其他原子的四重键合而产生不对配的电子,其能阶高于完美键合的电子; 虽经与表面其他原子或金属接触重新键合加上一些缺陷会在界面上形成大部分位于禁带内的的高密度界面态新能阶(1013cm-2); 这些高密度能阶把金属弗米线钉住(Pinning)于禁带中间；如n类掺杂决定了半导体内部弗米线接近于导带; 所以当金属和半导体接触时, 两条弗米线对接进就会造成带弯曲而形成传导势垒. 金属和半导体接触后形成的传导阻碍本应是金属电子工作参数(Work Function)和半导体电子吸附力(Electron Affinity)的差, 但由于III-V半导体表面形成的高密度位于禁带中的界面态造成所接触金属的弗米线被钉住于禁带中间，使其传导势垒高度基本与使用的金属种类无关而只与半导体有关系.,载流子(如电子和空穴) 通过这位能(或传导势垒, Vb)的机制为热离子发射作用 (Thermionic Emission), 其正向电流为: J = A*T2exp(-qVb/kT)exp(qVa/nkT)-1 J = Jsexp(qVa/nkT) for Va kT/q (26 mV 300oK) Js= A*T2exp(-qVb/kT) where A*: Effect Richardson Constant; Vb: Barrier height; q: Electron charge; k: Boltzmanns constant; Va: Applied voltage; n: Ideality Factor - 经由不同正偏压下正向电流测试可获得代表肖特基接触质量的Vb和n值； - 对GaAs，一般接受的A*值为8.6（对自由电子，其值为120); 由于Vb的 指数关系，较大A*不准度对Vb只造成很小的不准度；,- 传导势垒高度和理想因子决定肖特基接触的质量; 对中度参杂以下的GaAs, 由于金属的弗米线被钉住于禁带中间使其传导势垒通常高度为0.77-0.99eV (只约0.2eV的变化), 基本与金属种类无关(由于比GaAs千倍低的界面态 密度, Si的Vb则随金属不同而改变); 理想因子通常为1.0 1.25(n=1代表 纯热离子发射传导); 通常势垒高度和理想因子值随活性层掺杂浓度以及工艺 条件所产生界面杂质, 缺陷和界面态的增加而分别减小和增加. - 栅极具越高传导势垒高度和接近1理想因子通常可使FET产生越低漏电流和 越高反向击穿电压, 同时越高的势垒高度可允许越大正向偏压而在耗尽型 (Depletion Mode)和加强型(Enhance Mode) FET产生更大电流, 这些都可 增加FET的输出功率; HEMTs和HFETs使用比GaAs更寛禁带的材料(如 AlGaAs, AlAs, InGaP和GaN)加上低掺杂来达到更高的势垒高度而促成 更大输出功率, 但对欧姆接触能以很低电阻通过它们是不小的挑战.,B. 载流子耗尽层(Carrier Depletion Zone) 和电容: 由于肖特基接触在III-V半导体界面产生位于禁带内的高密度界面态能阶而造成能带弯曲从而形成电场排斥自由载流子促成金属下面部分半导体成为载流子耗尽层(Carrier Depletion Zone)而具有电容特性. 此耗尽层厚度同时也受所加电压的影响： w = 2e(Vbi Va)/qN1/2 where e: Dielectric constant; q: Electron charge; N: Doping density; Vbi: Schottky Build-in voltage; Va: Schottky Applied voltage - 对GaAs，Vbi约为0.8 eV； - 当Va = 0，对应于Vbi的零偏压（Zero Bias）耗尽层厚度； - 当Va 0, 耗尽层厚度减小. - 当Va的正值接近Vbi时，正向击穿就发生代表二极管的操作限制.,由于耗尽层内无自由载流子而成为肖特基接触金属和导电半导体间的绝缘体, 进而形成平行板电容；其电容： C = A(qeN/2V)1/2 or 1/C2 = 2V/qeNA2 N(x) = (2/qeA2)-1/d(1/C(x)2)/dV where A: Schottky contact size; q: Electron charge; e: Dielectric constant; N: Doping density; V: Schottky voltage (e.g.: Vbi Va) - 从测量电容(C-V测量)可得出半导体掺杂浓度和所加电压的关系再用前述 电压与深度的关系即可量出掺杂浓度在半导体的分布; - 对均匀参杂，1/C2对Va的图可产生一条直线其斜率可决定其掺杂浓度N； - 对非均匀参杂，1/C2对Va的曲线的各点斜率可决定掺杂浓度N(x) ； - 通常使用特别设计具相当大面积的肖特基接触(0.01 0.04mm2和欧姆 接触围绕肖特基接触) 来准确测量电容(10-100 pf)和面积(因A2),以及减低 串联电阻进而准确量出掺杂浓度的分布. (一般FET的电容和面积太小不能 准确测量而不适用),- 为防止深缺陷能阶的影响，通常需使用AC 电容桥(Capacitance Bridge) 操作在1MHz的高频. - C-V测量的掺杂浓度分布有最小深度(因肖特基接触的Vbi 和正向漏电)和 最大深度(因反向击穿)的限制; - 由于低掺杂浓度(/=1015cm-3)引起高串联电阻而使C-V测量的掺杂浓度 有很大的不准度; - 方便C-V测量方法(不需光刻图形)有汞探测(Mercury Probe)和可刻蚀 电解液探测(Etchable Electrolyte Probe)等, 而后者不受最大深度的 限制.,C. 反向击穿(Reverse Breakdown): 反向击穿电压是许多肖特基接触器件的一个重要参数; 它可限制FET的输出功和 可靠性. 肖特基结击穿的最重要产生机制是雪崩倍增(Avalanche Multiplication 或碰撞电离, Impact Ionization): 当半导体电场增加时, 流动戴流子获得足够能量经由冲击电离作用制造许多 电子-空穴对,它们再由电场获得能量制造更多电子-空穴对而达到雪崩以至 造成击穿和大量电流; 通常平面FET的击穿电压与活性层掺杂浓度和厚度的乘积成反比; 即较低掺杂或较薄活性层可达到较高击穿; FET的击穿电压与其布局型状有密切关系,尤其是栅极和源或漏极的距离; 即距离越大击穿越高; FET的击穿电压也与栅极边的型状(电场最高点)及栅极和源或漏极间表面状况有密切关系, 通常会低于晶块(Bulk Crystal)击穿电压; 有缺陷的表面, 或不良介质钝化可造成低击穿甚至击穿漂移(Breakdown Walkout), 或栅或漏延迟(Gate or Drain Lag), 或RF电流减少(I-V Clipping), 或功率跌落(Power Slump), 严重影响FET性能和可靠性.,D. GaAs肖特基栅极和其界面性质: 如前述虽然几乎任何金属与GaAs接触都可形成肖特基接触并有相似的的传导 势垒(约0.85eV), 但要形成器件上好的接触还需具有良好的粘附性, 温度稳定性 和导电率: Al, Ti, Cr, 和Mo,以及TiW, WSix和AlMo合金对GaAs具有好的粘附性, 温度稳定性; 在GaAs器件应用上最常用的是Al, Ti, TiW(TiWN)和WSix(WSixN). - 只要温度足够高大部分金属和GaAs都会起作用; Ga在金属内的扩散速率 远大于As, 且As会与金属在界面形成稳定化合物; Ga的扩散也促进了金属 扩散入GaAs而降低甚至破坏了肖特基接触的整流特性; - Al 和 Ti和GaAs接触的稳定性可维持到400oC所以常用于低温模拟 MESFET和PHEMT工艺, 而TiW(TiWN) 和WSix(WSixN)和GaAs接触的 稳定性可维持到800和850oC所以常使用于高温(离子布植退火)数字 MESFET和PHEMT工艺; WSi0.45和WSiN具非结晶性, 及和GaAs界面较高 温度稳定性是较好的选择; - Au虽有很好导电性和传导阻碍, 但与GaAs粘 附性很差甚至与GaAs在 250oC就互相扩散.,FET栅极良好的导电率对其性能很重要, 尤其是对有长栅长的模拟器件/电路: - Al 有良好导电率但在高电流密度下会与器件/电路里的Au作用变成高 电阻(Purple Plague) 而造成可靠性问题, 较先用于量产但目前渐少使用; - Ti的导电率不高所以会在其上层加上很高导电率的Au以加强它的导电率 和承载电流密度(1x106 A/cm2); 但因Au很容易经Ti扩散到GaAs接触界面 而损伤接触, 所以在两金属间加入耐熔金属(Refractory Metal)如Pt, Pd, Mo 以做为Au扩散的阻挡层(Barrier Layer); 对数字器件/电路, 因栅长很短 (20 um)所以通常不需在TiW或WSix上加金层; - 目前模拟器件最常用的是Ti/Pt/Au, 通常Ti, Pt 约各为20-100 nm, Au为 300-600 nm; Pt, Au在电子蒸镀时会很热需保持低蒸镀率和使用长距离 (Long-throw)蒸镀机台; - 因Ti/Pt/Au在真空封装时会有氢中毒的可靠性问题可以用TiW或WSix上加 金层来代替. - 虽然Pt和GaAs在300oC起作用不适合使用于其肖特基接触, 但可在 Ti/Pt/Au的Ti层前加入很薄Pt层(约0.5 nm)并加热使少量Pt进入GaAs而 形成半增强(Quasi-Enhance)或增强(Enhance)型.,3.肖特基接触测试 (Measurements),如前述, 肖特基接触的质量对器件/电路的质量和可靠性是非常重要的; 它可由势垒高度(Barrier Height, Vb)和理想因子(Ideality Factor, n)来决定, 它们对工艺过程很敏感; 这两个重要参数需要时常用较简单方法测量来管控接触的质量: I-V 方法测量 Vb 和 n: 热离子发射作用: J = Jsexp(qVa/nkT) for Va kT (26 mV 300oK) Js= A*T2exp(-qVb/kT) where A*: Effect Richardson Constant; Vb: Barrier height; q: Electron charge; k: Boltzmanns constant; Va: Applied voltage; n: Ideality Factor - ln(J) = ln(Js) + qVa/nkT ln(J)对Va图形成一条中间直线而两边偏离直线的曲线, 可提供接触情况消息; 直线斜率 = q/nkT, 从中可算出”n”值; 延展直线和ln(J)轴交汇点的J值 = Js, 从中可算出” Vb”值; - 可直接用FET测试并可同时测得Vb 和 n, A*值的准确度不太影响Vb值.,C-V方法量测Vb(只可用于均匀掺杂半导体）: - 1/C2 = 2 Va/qeNA2 where A: Schottky contact size; q: Electron charge; e: Dielectric constant; N: Doping density; Va: Schottky Applied voltage - 1/C2对Va的图形成一条直线（因均匀掺杂）： 斜率 = 2/qeN ; 延展直线与Va轴交汇点的电压 值= Vb - 缺点: 只适用于均匀掺杂半导体, 无法同时测量n且不能用FET测量; 优点: 可以不需知道接触面积. 还有较复杂的激活能(Activation Energy)和光电方法量测Vb.,4.肖特基接触制造 (Fabrication),III-V FET因应用需求有刻蚀(Recessed)或自对准(Self-aligned)柵极: 通常模拟器件/电路使用刻蚀柵极而数字器件/电路使用自对准柵极; 刻蚀柵极工艺需要经由电流来控制刻蚀深度所以需在柵极前完成欧姆接触; 自对准柵极工艺則需要在接近柵极两边做高掺杂离子布值和退火所以只能在柵极后完成欧姆接触; 因此刻蚀柵极通常可使用耐低温材料如Al或Ti/Pt/Au而自对准柵极通常使用耐高温材料如TiW(TiWN)或WSi(WSiN):,刻蚀栅极(Recessed Gate)工艺: 模拟器件/电路为达到低噪声, 高增益, 高输出功率, 高线性和高可靠性需要低 源和漏极到栅极电阻, 高击穿电压和低栅极电阻: 通常使用刻蚀栅极工艺来达到低源和漏极到栅极的电阻和高击穿电压; 它可以避免表面耗尽和表面态影响而减少电流通道和电流甚至降低可靠性, 同时降低栅极到源和漏极电场(尤其栅极边)而达到高击穿电压; - 偏置栅极接近源极(而较远离漏极)可进一步降低源极到栅极电阻(增加跨 导)和增加栅极到漏极击穿电压; - 通常增加源极到漏极距离及在栅极下的有源层使用低掺杂或/和更宽禁带 半导体也可增加击穿电压(但可能降低跨导). 为了近一步降低源和漏极到栅极电阻常在园片最上层加入高掺杂(N+)层以降低欧姆接触和通道电阻, 和增加源极到漏极的承受电流的能力以防止突然烧毁(Burn-out)和增加可靠性; 但需要使用高掺杂层(N+)和栅极两步蚀刻(Double Recess Gate)来达到高击穿电压(高掺杂层蚀刻宽度需远大于栅极蚀刻宽度); 同时偏置栅极接近源极(而较远离漏极)和/或偏置N+开口近漏极可进一步降低源极到漏极电阻(增加跨导)和增加栅极到漏极击穿电压;,N+ ETCH,N+,N+,通常使用厚Au层的Ti/Pt/Au栅极材料和宽大蘑菇型栅极来达到低栅电阻, 它们同时可承受饱和功率时栅极的漏电流和帮助散热而促进可靠性; III-V半导体器件/电路的栅极工艺通常使用光刻机来曝光显影所需的N+和栅 极图形经适度刻蚀后用蒸发台蒸镀所需金属再用溶剂剥离去不需要的金属和 光刻胶, 其重要要求如下: - 光刻胶黏附性控制; - 光刻胶涂布曝光显影烘烤控制； - N+和栅极CD和对准控制; - 栅极剥离图形控制； - 蚀刻前表面残留光刻胶和杂质及氧化物去除; - 蚀刻速率, 深度(或电流,可用选择蚀刻)，侧刻，和平整度控制； - 蚀刻后蒸镀前氧化物和残留杂质去除； - 蒸镀真空度，距离，速率(功率), 厚度，靶材纯度控制； - 以上各步骤的重复性和均匀度控制。,自对准栅极工艺: 在数字器件/电路, 高均匀度阀值电压(Threshold Voltages, 850oC)的栅材料如TiW, TiWN, WSi, WSiN; 通常自对准栅极工艺有基本自对 准法(SAG), 栅到漏极低掺杂自对准法(Lightly-doped Drain Self-Aligned Gate (LDD SAG), 和栅极替换法(Substitutional Gate)等: 基本自对准法(SAG): 在有源层形成(经外延或离子布植)后溅射耐高温栅金属再在其上涂布光阻光刻显影留下