[理学]第6章 时序逻辑电路.ppt

第六章 时序逻辑电路,6.1 时序逻辑电路的一般分析方法,6.2 寄存器,6.3 计数器,6.4 时序逻辑电路的设计方法,定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。 电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示的。,第6章 时序逻辑电路,时序逻辑电路的结构框图,2019/5/3,3,时序逻辑电路的分类：,按动作特点可分为,同步时序逻辑电路,异步时序逻辑电路,所有触发器状态的变化都是在同一时钟信号操作下同时发生。,触发器状态的变化不是同时发生。,2019/5/3,4,按输出特点可分为,米利型时序逻辑电路,穆尔型时序逻辑电路,输出不仅取决于存储电路的状态，而且还决定于电路当前的输入。,输出仅决定于存储电路的状态，与电路当前的输入无关。,2019/5/3,5,几个概念,有效状态：在时序电路中，凡是被利用了的状态。 有效循环：有效状态构成的循环。,无效状态：在时序电路中，凡是没有被利用的状态。 无效循环：无效状态若形成循环，则称为无效循环。,自启动：在CLK作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。,2019/5/3,6,时序逻辑电路的功能描述方法,2019/5/3,7,特性方程：描述触发器逻辑功能的逻辑表达式。 驱动方程：（激励方程）触发器输入信号的逻辑 表达式。 时钟方程：控制时钟CLK的逻辑表达式。 状态方程：（次态方程）次态输出的逻辑表达式。 驱动方程代入特性方程得状态方程。 输出方程：输出变量的逻辑表达式。,1. 逻辑方程组,2019/5/3,8,2. 状态表,反映输出Z、次态Q*与输入X、现态Q之间关系的表格。,2019/5/3,9,3. 状态图,反映时序电路状态转换规律，及相应输入、输出取值关系的图形。,箭尾：现态,箭头：次态,标注：输入输出,2019/5/3,10,4. 时序图,时序图又叫工作波形图，它用波形的形式形象地表达了输入信号、输出信号、电路的状态等的取值在时间上的对应关系。,这四种方法从不同侧面突出了时序电路逻 辑功能的特点，它们在本质上是相同的，可以 互相转换。,2019/5/3,11,电路图,时钟方程、驱动方程和输出方程,状态方程,状态图、状态表或时序图,判断电路逻辑功能,1,2,3,5,6.1 时序逻辑电路的分析方法,时序电路的分析步骤：,计算,4,2019/5/3,12,例,时钟方程：,输出方程：,输出仅与电路现态有关，为穆尔型时序电路。,同步时序电路的时钟方程可省去不写。,驱动方程：,1,写方程式,2019/5/3,13,2,求状态方程,JK触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,2019/5/3,14,3,计算、列状态表,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0 0 1,0 1 1,1 0 1,1 1 1,0 0 0,0 1 0,1 0 0,1 1 0,0,0,0,0,1,1,0,0,2019/5/3,15,4,画状态图、时序图,状态图,2019/5/3,16,5,电路功能,时序图,有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即： 000001011111110100000 所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。,2019/5/3,17,例,输出方程：,输出与输入有关，为米利型时序电路。,同步时序电路，时钟方程省去。,驱动方程：,1,写方程式,2019/5/3,18,2,求状态方程,T触发器的特性方程：,将各触发器的驱动方程代入，即得电路的状态方程：,2019/5/3,19,3,计算、列状态表,2019/5/3,20,4,5,电路功能,由状态图可以看出，当输入X 0时，在时钟脉冲CLK的作用下，电路的4个状态按递增规律循环变化，即： 0001101100 当X1时，在时钟脉冲CLK的作用下，电路的4个状态按递减规律循环变化，即： 0011100100 可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。,画状态图时序图,2019/5/3,21,6.2.3 寄存器的应用实例,6.2.1 寄存器,6.2.2 移位寄存器,6.2 寄存器,返回,结束 放映,2019/5/3,22,1. 寄存器通常分为两大类：,6.1 寄存器,数码寄存器：存储二进制数码、运算结果或指令等信息的电路。 移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。,2. 组成：触发器和门电路。,一个触发器能存放一位二进制数码； N个触发器可以存放N位二进制数码。,2019/5/3,23,3. 寄存器应用举例：,(1) 运算中存贮数码、运算结果。 (2) 计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。,4. 寄存器与存储器有何区别?,寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。） 存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）,2019/5/3,24,寄存器和移位寄存器,一、寄存器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。,寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。,2019/5/3,25,同步触发器构成,4位寄存器,边沿触发器构成,（1）清零。 ，异步清零。即有：,（2）送数。 时，CLK上升沿送数。即有：,（3）保持。在 、 CLK上升沿以外时间，寄存器内容将保持不变。,动画,2019/5/3,26,二、移位寄存器,单向移位寄存器,0,0,1,0,1,1,经过4个CLK信号以后，串行输入的4位代码全部移入寄存器中，同时在4个触发器输出端得到并行输出代码。,首先将4位数据并行置入移位寄存器的4个触发器中，经过4个CLK,4位代码将从串行输出端依次输出，实现数据的并行串行转换。,动画,2019/5/3,27,2019/5/3,28,所谓“移位”，就是将寄存器所存各位 数据，在每个移位脉冲的作用下，向左或向右移动一位。根据移位方向，常把它分成三种：,2019/5/3,29,根据移位数据的输入输出方式，又可将它分为四种：,串入串出,串入并出,并入串出,并入并出,串行输入串行输出 串行输入并行输出 并行输入串行输出 并行输入并行输出：,2019/5/3,30,单向移位寄存器具有以下主要特点： （1）单向移位寄存器中的数码，在CLK脉冲操作下，可以依次右移或左移。 （2）n位单向移位寄存器可以寄存n位二进制代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CLK脉冲又可实现串行输出操作。 （3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。,2019/5/3,31,双向移位寄存器,右移串行输入端,左移串行输入端,2019/5/3,32,2片74LS194A接成8位双向移位寄存器,RD,S1 S0,2019/5/3,33,用双向移位寄存器74LS194组成节日彩灯控制电路,S1=0,S0=1 右移控制,Q=0时 LED亮,清0按键,2019/5/3,34,6.2.2 异步计数器,6.2.1 同步计数器,6.2 计数器,返回,结束 放映,2019/5/3,35,复习,时序逻辑电路的特点？ 寄存器分类？ 位二进制数码需几个触发器来存放？,计数器：用以统计输入时钟脉冲CLK个数的电路。 计数器的分类：,6.3 二、十进制计数器,1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。 十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。 任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。,二进制计数器是结构最简单的计数器，但应用很广。,2019/5/3,37,2按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作加法计数器。 减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。 加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。 也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。,3按计数器中触发器翻转是否同步分 同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。,2019/5/3,38,6.3.1 同步计数器,返回,同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。,1同步二进制加法计数器,（1）设计思想： 所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。 当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变； 当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加1。,2019/5/3,39,4位同步二进制加法计数器,T0=J0=K0=1 T1=J1=K1= Q0 T2=J2=K2= Q1Q0 T3=J3=K3= Q2Q1Q0,2019/5/3,40,4位二进制加法计数器的状态转换表,状态转换图,2019/5/3,41,4位同步二进制加法计数器的时序图,仿真,若计数脉冲频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。,2019/5/3,42,4位集成二进制同步加法计数器74LS161/163,预置数控制端,数据输入端,异步复位端,工作状态控制端,进位输出,(a)引脚排列图,2019/5/3,43,4位同步二进制计数器74161功能表,74161具有异步清零和同步置数功能.,2019/5/3,44,4位同步二进制计数器74163功能表,74163具有同步清零和同步置数功能.,74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。,2019/5/3,45,2同步二进制减法计数器,（1）设计思想： 所有触发器的时钟控制端均由计数脉冲CLK输入，CLK的每一个触发沿都会使所有的触发器状态更新。 应控制触发器的输入端，可将触发器接成T触发器。 当低位不向高位借位时，令高位触发器的T0，触发器状态保持不变； 当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。,2019/5/3,46,3同步二进制减法计数器,4位同步二进制减法计数器,2019/5/3,47,4位二进制减法计数器的状态转换表,2019/5/3,48,4位集成二进制同步可逆计数器74LS191,预置数控制端,使能端,加减控制端,串行时钟输出,2019/5/3,49,4位同步二进制可逆计数器74LS191功能表,74LS191具有异步置数功能.,2019/5/3,50,0,2019/5/3,51,双时钟加/减计数器74LS193,74LS193具有异步清零和异步置数功能.,2019/5/3,52,2、同步十进制计数器,同步十进制加法计数器:在同步二进制加法计数器基础上修改而来.,同步十进制加法计数器74LS160与74LS161逻辑图和功能表均相同,所不同的是74LS160是十进制而74LS161是十六进制。,2019/5/3,53,同步十进制可逆计数器也有单时钟和双时钟两种结构形式。属于单时钟的有74LS190等，属于双时钟的有74LS192等。,74LS190与74LS191逻辑图和功能表均相同； 74LS192与74LS193逻辑图和功能表均相同。,2019/5/3,54,异步计数器的计数脉冲没有加到所有触发器的CLK端。 当计数脉冲到来时，各触发器的翻转时刻不同。 分析时，要特别注意各触发器翻转所对应的有效时钟条件。 异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CLK端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。,6.3.2 异步计数器,返回,2019/5/3,55,1异步二进制加法计数器,必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。） 组成二进制加法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。,2019/5/3,56,3位异步二进制加法计数器,仿真,（1）JK触发器构成的3位异步二进制加法计数器（用CLK脉冲下降沿触发） 电路组成, 工作原理,2019/5/3,57, 计数器的状态转换表,3位二进制加法计数器状态转换表,2019/5/3,58, 时序图,3位二进制加法计数器的时序图,2019/5/3,59, 状态转换图,3位二进制加法计数器的状态转换图,圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方向,2019/5/3,60, 结论,如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。,如果计数脉冲CLK的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。,2019/5/3,61,2异步二进制减法计数器,必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-11。 组成二进制减法计数器时，各触发器应当满足： 每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）； 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。,2019/5/3,62,3位异步二进制减法计数器 逻辑图,仿真,（1）JK触发器组成的3位异步二进制减法计数器 （用CLK脉冲下降沿触发）。,2019/5/3,63,3位二进制减法计数器状态表,2019/5/3,64,3位异步二进制减法计数器的状态转换图,圆圈内表示Q2Q1Q0的状态,用箭头表示状态转换的方向,2019/5/3,65,2019/5/3,66,异步二进制计数器的构成方法可以归纳为：, N位异步二进制计数器由N个计数型（T）触发器组成。,若采用下降沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,若采用上升沿触发的触发器 加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出,N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。,2019/5/3,67,3、异步十进制计数器,异步二五十进制计数器74LS290,置0端,置9端,2019/5/3,68,若计数脉冲由CLK0端输入，输出由Q0端引出，即得到二进制计数器；若计数脉冲由CLK1端输入，输出由Q1Q3引出，即是五进制计数器；若将CLK1与Q0相连，同时以CLK0为输入端，输出由Q0Q3引出，则得到8421码十进制计数器。,2019/5/3,69,74LS290功能表,2019/5/3,70,缺点：（1）工作频率较低； （2）在电路状态译码时存在竞争冒险现象。,异步计数器特点,优点：结构简单,2019/5/3,71,6.4.2 异步计数器,6.4.1 同步计数器,6.4 任意进制计数器,返回,结束 放映,2019/5/3,72,复习,如果计数脉冲CP的频率为f0，希望得到八分频的输出波形，需几进制计数器？ 异步二进制计数器的构成方法？,2019/5/3,73,利用现有的N进制计数器构成任意进制（M）计数器时，如果MN，则要多片N进制计数器。,实现方法,反馈置零法（复位法）,反馈置数法（置位法）,6.5 任意进制计数器,任意进制计数器是指计数器的模N不等于2n的计数器。,2019/5/3,74,2019/5/3,75,2019/5/3,76,置零法,74LS160具有异步清零功能,当MN时，一片N进制计数器即可实现,2019/5/3,77,1,1,CLK,0,当计数器记成Q3Q2Q1Q00110时，与非门输出低电平 信号给 端，将计数器置零。置零信号不是一个稳定的状态, 持续时间很短，有可能导致电路误动作。,2019/5/3,78,改进电路,2019/5/3,79,置数法,74LS160具有同步置数功能,2019/5/3,80,1,1,CLK,0,LD=0后，还要等下一个CLK信号到来时才置入数据， 而这时LD=0的信号以稳定地建立了，提高了可靠性。,2019/5/3,81,1、用同步清零端或置数端归零构成N进置计数器,2、用异步清零端或置数端归零构成N进置计数器,（1）写出状态SN-1的二进制代码。 （2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。,（1）写出状态SN的二进制代码。 （2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式。 （3）画连线图。,总结：利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。,在前面介绍的集成计数器中，清零、置数均采用同步方式的有74LS163；均采用异步方式的有74LS193、74LS197、74LS192；清零采用异步方式、置数采用同步方式的有74LS161、74LS160；有的只具有异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。,2019/5/3,82,用74LS163来构成一个十二进制计数器。 （1）写出状态SN-1的二进制代码。,（3）画连线图。,SN-1S12-1S111011,（2）求归零逻辑。,例,同步置数D0D3必须接地,2019/5/3,83,同步清零D0D3可以随意处理,采用同步清零,2019/5/3,84,用74LS161来构成一个十二进制计数器。,SNS121100,例,D0D3可随意处理,2019/5/3,85,例：试分析当A=0和A=1时，电路分别实现几进制,解：,2019/5/3,86,当A=1时,其状态转换图如下：,构成十二进制计数器,2019/5/3,87,当A=0时,其状态转换图如下：,构成十进制计数器,2019/5/3,88,当MN时，需用多片N进制计数器组合实现,串行进位方式、并行进位方式、 整体置零方式、整体置数方式,若M可分解为M=N1N2(N1、N2均小于N），可采用连接方式有：,若M为大于N的素数，不可分解，则其连接方式只有： 整体置零方式、整体置数方式,2019/5/3,89,串行进位方式：以低位片的进位信号作为高位片的时钟输入信号。,并行进位方式：以低位片的进位信号作为高位片的工作状态控制信号。,整体置零方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在计数器记为M状态时使RD=0，将两片计数器同时置零。,整体置数方式：首先将两片N进制计数器按最简单的方式接成一个大于M进制的计数器，然后在某一状态下使LD=0，将两片计数器同时置数成适当的状态，获得M进制计数器。,2019/5/3,90,例 ：用两片同步十进制计数器接成百进制计数器.,解：,并行进位方式,低位片,高位片,在计到1001以前，C0，高位片保持原状态不变,在计到1001时，C1，高位片在下一个CLK加一,并行进位方式,2019/5/3,91,串行进位方式,低位片,高位片,2片都处于计数状态，当出现1001时，C=1,下一个时钟到来（1）片为0000，（2）计入1,2019/5/3,92,例：用两片74LS160接成二十九进制计数器.,解：,整体置零方式,1001,0010,2019/5/3,93,整体置数方式,1000,0010,2019/5/3,94,四、移位寄存器型计数器,环形计数器,结构特点: D0=Q3,CLK,2019/5/3,95,状态转换图:,构成四进制计数器,不能自启动.,2019/5/3,96,能自启动的环形计数器:,2019/5/3,97,状态转换图：,n位移位寄存器构成的环形计数器只有n个 有效状态，有2n-n个无效状态。,2019/5/3,98,扭环形计数器(约翰逊计数器),结构特点: D0=Q3,2019/5/3,99,状态转换图：,2019/5/3,100,能自启动的扭环形计数器:,2019/5/3,101,状态转换图：,n位移位寄存器构成的扭环形计数器有 2n个有效状态，有2n-2n个无效状态。,2019/5/3,102,6.6.3 时序逻辑电路的设计方法,时序电路的设计步骤：,根据设计要求,画原始状态图,最简状态图,画电路图,检查电路能否自启动,1,2,4,6,选触发器，求时钟、输出、状态、驱动方程,5,状态分配,3,化简,确定输入、输出变量及状态数,2n-1M2n,2019/5/3,103,例1、 设计一个带有进位输出端的十三进制计数器.,解：,该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。,十三进制计数器应该有十三个有效状态，分别用S0、S1、S12表示。画出其状态转换图：,1,建立原始状态图,2019/5/3,104,状态转换图不需化简。,因为231324，因此取触发器位数n=4。对状态进行编码，得到状态转化表如下：,状态化简,2,状态分配,3,2019/5/3,105,电路次态/输出（ ）的卡诺图,4,选触发器，求时钟、输出、状态、驱动方程,2019/5/3,106,状态方程：,2019/5/3,107,若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即Q*=JQ+KQ,找出驱动方程。,2019/5/3,108,比较得到触发器的驱动方程：,2019/5/3,109,画电路图,5,2019/5/3,110,将0000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。,由状态转换图可知该电路能够自启动.,检查电路能否自启动,6,2019/5/3,111,设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输出Y 000000001000110,例,1,建立原始状态图,S0,S1,S2,S3,设电路开始处于初始状态为S0。,第一次输入1时，由状态S0转入状态S1，并输出0；,1/0,X/Y,若继续输入1