数字电路第五章触发器.ppt

2019/6/4,TAKE A REST,双稳态（bistable multivibrator）,存储一位二进制数/码 锁存器（Latches）：transparent 基本SR锁存器 带逻辑门控的SR锁存器 D锁存器 触发器（flip-flop） 工作特点：non-transparent，仅在边沿对输入信号敏感 结构特征：主从结构、维持阻塞的、利用传输延迟的等 逻辑功能(时序逻辑的表达方式) RS触发器、JK触发器、T触发器、D触发器 各触发器功能的转换,作业,基本SR锁存器1,具有“0”、“1 ”两个稳态（ bistable multivibrator ），用于存储一位二进制数/码；特指结构较简单的一类存储单元,基本Set-Reset锁存器 电路结构：一对输入、输出交叉耦合的或非门 原理图、功能表、逻辑符号 缺陷：约束条件 解决办法,基本SR锁存器2,Q,不确定,讨论由与非门构成的基本SR锁存器 电路结构：一对输入、输出交叉耦合的与非门 原理图、功能表、逻辑符号 缺陷：约束条件,基本SR锁存器3,例：在用与非门组成的基本RS触发器中，设初始状态为0，已知输入R、S的波形图，画出两输出端的波形图。,Q,Q,基本SR锁存器4,基本SR锁存器用于机械开关消抖：P208-210,基本SR锁存器5,+5V,+5V,A,B,消抖,开关处于A、B之间时，A=B=1使锁存器维持原态,逻辑门控SR锁存器1,电路结构：在基本SR锁存器前加了一级控制门，由E决定 控制门的开关 原理图、逻辑符号 主要特征：同步数据锁存，锁存使能信号又称同步信号,E=1时，控制门打开，实现正常的基本SR锁存功能,E=0时，维持原态,逻辑门控SR锁存器2,例5.2.3：逻辑门控SR锁存器的E、S、R的波形如图所示。假设锁存器的初始状态为“0”，试画出Q3、Q4、Q、 “Q非”的波形,例5.2.3：逻辑门控SR锁存器的E、S、R的波形如图所示。假设锁存器的初始状态为“0”，试画出Q3、Q4、Q、 “Q非”的波形,Q3,Q4,Q,讨论：控制门与基本锁存器的配合以及锁存使能信号,逻辑门控SR锁存器3,基本SR锁存器,或非门,与非门,输入有效信号,高电平,低电平,关门控输出,低电平,高电平,有?出低,对门控的要求,有?出高,或非门,与门,与非门,或门,E：？,关于控制的更多讨论,D锁存器1,电路结构：在逻辑门控SR锁存器的基础上对输入端做改变 原理图、逻辑符号、功能表 主要特征：,E=1时，控制门打开，实现正常的D锁存功能,E=0时，维持原态,D锁存器2（74HC373）,SR触发器1,时序逻辑的表达方式： 图：逻辑符号、逻辑图、状态转换图、时序波形图 表：特性表、状态转换表 方程： 特性方程（特指锁存器及触发器） 时钟方程：针对异步时序逻辑电路 驱动方程：各个触发器输入端的逻辑函数表达式 状态方程：将时钟方程、驱动方程带入特性方程,逻辑符号,SR触发器，有置数（1、0）功能 输入S、R高有效 在时钟信号的上升沿触发翻转,SR触发器2,集成触发器74LS71(直接置位、清零端,低电平有效;在时钟信号的下降沿触发翻转.),特性表（状态转换表）,状态转换表图,R=0 S=1,R=1 S=0,R=0 S=,S=0 R=,特性方程(卡诺图),J=K=0，维持原态 J=K=1， JK，,JK触发器1,逻辑符号,特性表（状态转换表）,状态转换图,K= J=1,K=1 J=,J=0 K=,K=0 J=,JK触发器2,特性表（状态转换表）,特性方程,集成触发器74HC76(CMOS双JK触发器,下降沿触发),JK触发器3,Q,T及T触发器,特性方程: J=K=T代入,状态转换图,T=1，计数状态，T触发器,T=0，保持状态,逻辑符号,D触发器,特性方程：,状态转换图,集成触发器74HC74(双D触发器，预置、清零端输入,上升沿触发,边沿触发器),不同功能触发器相互转换,方法一、直接对比触发器的特性方程或真值表、卡诺图,方法二、当组合逻辑电路的设计任