《FPGA结构与配置》PPT课件.ppt

上讲主要内容回顾：任务1,1、EDA技术及其发展 2、EDA技术最终实现目标的ASIC的三种途径： （1）超大规模可编程逻辑器件 （2） 半定制或全定制ASIC （3） 混合ASIC 4、 硬件描述语言VHDL （1）VHDL （2） Verilog HDL （3） System Verilog （4）System C 5、VHDL综合 设计过程中的每一步都可称为一个综合环节。 (1)自然语言综合； (2)行为综合； (3)逻辑综合； (4)版图综合或结构综合。 6、基于VHDL的自顶向下设计方法 7、EDA与传统电子设计方法的比较 8、 EDA的发展趋势,上讲主要内容回顾：任务2,1、 FPGACPLD设计流程 （1）设计输入(原理图HDL文本编辑) （2）综合 （3）适配 （4）时序仿真与功能仿真 （5）编程下载 2、ASIC及其设计流程 （1）ASIC设计方法： （2）ASIC设计的流程： 3、 常用EDA工具 EDA工具大致可以分为如下5个模块： 设计输入编辑器，HDL综合器，仿真器，适配器(或布局布线器)，下载器 4、MAX+plusII概述 5、IP核,EDA技术实用教程,第3章 FPGACPLD结构与应用,EDA技术实用教程,教学导航 任务3：CPLD结构与工作原理 1、概述 （1）可编程器件发展的六个阶段 （2）可编程器件的分类： 三种分类方法 2、简单PLD原理 （1）电路符号表示 （2） PROM基本结构 （3） PLA逻辑阵列 （4） PAL （5） GAL 3、CPLD结构与工作原理 (1) 逻辑阵列块(LAB) (2) 宏单元 (3) 扩展乘积项 (4) 可编程连线阵列PIA (5)I/O控制块,FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device,3.1 概 述,图3-1 基本PLD器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,内嵌复杂 功能模块 的SoPC,3.1.2 可编程逻辑器件的分类,图3-2 按集成度(PLD)分类,3.1.2 可编程逻辑器件的分类,按结构特点 基于与或阵列结构的器件阵列型 PROM，EEPROM，PAL，GAL，CPLD CPLD的代表芯片如：Altera的MAX系列 基于门阵列结构的器件单元型 FPGA,3.1.2 可编程逻辑器件的分类,按编程工艺 熔丝或反熔丝编程器件Actel的FPGA器件 体积小，集成度高，速度高，易加密，抗干扰，耐高温 只能一次编程，在设计初期阶段不灵活 SRAM大多数公司的FPGA器件 可反复编程，实现系统功能的动态重构 每次上电需重新下载，实际应用时需外挂EEPROM用于保存程序 EEPROM大多数CPLD器件 可反复编程 不用每次上电重新下载，但相对速度慢，功耗较大 EPROM FLASH,3.2 简单PLD原理,3.2.1 电路符号表示,图3-3 常用逻辑门符号与现有国标符号的对照,3.2.1 电路符号表示,图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示,ROM分类 1、 PROM 由使用者写入信息，随后存储内容不可更改 2、 EPROM 信息写入后，可用紫外线照射，再写入新的内容 3、 EEPROM 信息写入后用电方法擦除，再写入新的内容 4、 MROM 掩模型只读存储器,3.2.2 PROM,3.2.2 PROM,图3-9 PROM基本结构：,其逻辑函数是：,3.2.2 PROM,图3-10 PROM的逻辑阵列结构,逻辑函数表示：,3.2.2 PROM,图3-11 PROM表达的PLD图阵列,图3-12 用PROM完成半加器逻辑阵列,若输入I2=A、I1=B、I0=Ci， 输出O1=Co、O0=S， 则根据阵列图，可得： S= ABCi + A/B/Ci + /AB/Ci +/A/BCi Co= AB + A/BCi +/ABCi =ABCi + AB/Ci + A/BCi +/ABCi 实现全加器功能,实现1位全加器功能,3.2.3 PLA,图3-13 PLA逻辑阵列示意图,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2.4 PAL,图3-15PAL结构：,图3-16 PAL的常用表示：,3.2.4 PAL,图3-17 一种PAL16V8的部分结构图,3.2.5 GAL,图3-18 GAL16V8的结构图,GAL： General Array Logic Device 最多有8个或项，每个或项最多有32个与项 EPLD Erasable Programmable Logic Device,乘积项逻辑,3.2.5 GAL,逻辑宏单元,输入/输出口,输入口,时钟信 号输入,三态控制,可编程与阵列,固定或阵列,GAL16V8,GAL器件的OLMC Output Logic Macro Cell,每个OLMC包含或阵列中的一个或门 组成： 异或门：控制输出信号的极性 D触发器：适合设计时序电路 4个多路选择器,或门控制选择,输出使能选择,输出选择,反馈信号选择,3.2.5 GAL,图3-19寄存器输出结构,图3-20寄存器模式组合双向输出结构,3.2.5 GAL,图3-21 组合输出双向结构,图3-22 复合型组合输出结构,3.2.5 GAL,图3-23 反馈输入结构,图3-24输出反馈结构,3.2.5 GAL,图3-25 简单模式输出结构,3.3 CPLD结构与工作原理 CPLD内部结构（Altera的MAX7000S系列）,逻辑阵列模块中包含多个宏单元,3.3 CPLD结构与工作原理,图3-26 MAX7000系列的单个宏单元结构,PRN,CLRN,ENA,逻辑阵列,全局 清零,共享 逻辑 扩展项,清零,时钟,清零选择,寄存器旁路,并行 扩展项,通往 I/O 模块,通往 PIA,乘积项选择矩阵,来自 I/O引脚,全局 时钟,来自 PIA的 36个信号,快速输入选择,2,3.3 CPLD结构与工作原理,(1) 逻辑阵列块(LAB),图3-27- MAX7128S的结构,3.3 CPLD结构与工作原理,(2) 宏单元,(3) 扩展乘积项,图3-28 共享扩展乘积项结构,图3-29 并联扩展项馈送方式,3.3 CPLD结构与工作原理,(4) 可编程连线阵列,(5) 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。,图3-30 PIA信号布线到LAB的方式,(6)I/O控制块,图3-31-EPM7128S器件的I/O控制块,知识梳理与总结：,任务3：CPLD结构与工作原理 1、概述 （1）可编程器件发展的六个阶段 （2）可编程器件的分类：三种分类方法 2、简单PLD原理 （1）电路符号表示 （2） PROM基本结构 （3） PLA逻辑阵列 （4） PAL （5） GAL 3、CPLD结构与工作原理 (1) 逻辑阵列块(LAB) (2) 宏单元 (3) 扩展乘积项 (4) 可编程连线阵列PIA (5)I/O控制块,任务4：FPGA结构与工作原理,1、FPGA结构与工作原理 （1）FPGA查找表单元 （2）FLEX10K系列器件 FLEX 10K内部结构： 1) 逻辑单元LE 2) 逻辑阵列LAB 3) 快速通道(FastTrack) 4) I/O单元与专用输入端口 5) 嵌入式阵列块EAB 2、FPGA/CPLD测试技术 (1)内部逻辑测试 (2)JTAG边界扫描测试 (3)嵌入式逻辑分析仪,3.4 FPGA结构与工作原理,3.4.1 查找表,图3-33 FPGA查找表单元内部结构,图3-32 FPGA查找表单元：,一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、 N输入“异或”等。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现,什么是查找表?,基于查找表的结构模块,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入 A 输入 B 输入C 输入D,查找表 输出,16x1 RAM,查找表原理,多路选择器,查找表的基本原理,N个输入的逻辑函数需要2的N次方的容量的SRAM来实现，一般多个输入的查找表采用多个逻辑块级连的方式,3.4.2 FLEX10K系列器件,图3-34 FLEX 10K内部结构,. . .,IOC,IOC,. . .,IOC,IOC,逻辑单元,快速通道互连,逻辑阵列块 (LAB),连续布线和分段布线的比较,连续布线 = 每次设计重复的可预测性和高性能,连续布线 ( Altera 基于查找表（LUT）的 FPGA ),LAB,LE,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,FLEX 10K系列FPGA结构图,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,. . .,IOC,IOC,EAB,EAB,嵌入式 阵列块,(1) 逻辑单元LE,图3-35 LE(LC)结构图,(1) 逻辑单元LE,图3-36 进位链连通LAB中的所有LE,快速加法器, 比较器和计数器,(1) 逻辑单元LE,图3-37 两种不同的级联方式,(2) 逻辑阵列LAB是由一系列的相邻LE构成的,图3-38-FLEX10K LAB的结构图,(3) 快速通道(FastTrack),(4) I/O单元与专用输入端口,图3-39 IO单元结构图,(5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。,图3-40 用EAB构成不同结构的RAM和ROM,EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器,(5)嵌入式阵列块EAB EAB 的字长是可配置的,EAB 可以用来实现乘法器,CPLD与FPGA的区别,CPLD与FPGA的区别,FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。,CPLD与FPGA的区别,FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。,FPGA与CPLD的区别,FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。,FPGA与CPLD的区别,FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD的延时较小。,PLD器件的命名与选型,EPM7 128 S L C 8410 EPM7：产品系列为EPM7000系列 128：有128个逻辑宏单元 S：电压为5V，AE为3.3V，B为2.5V L：封装为PLCC，Q代表PQFP等 C：商业级（Commercial）070度， I：工业级（Industry），4085度 M：军品级（Military），55125度 84：管脚数目 10：速度级别,管脚的定义,特殊功能的管脚 电源脚VCC和GND，VCC一般分为VCCINT和VCCIO两种 JTAG管脚：实现在线编程和边界扫描 配置管脚（FPGA）：用于由EEPROM配置芯片 信号管脚 专用输入管脚：全局时钟、复位、置位 可随意配置其功能为：输入、输出、双向、三态,FLEX10K系列逻辑规模,管芯尺寸比较,工艺改进促使供电电压降低,FPGA/CPLD多电压兼容系统,内核电压 3.3V、 2.5V或 1.8V,接受 2.5V、3.3V 或者 5.0V 输入,输出电位 标准 Vccio,FPGA/CPLD不同芯核电压器件流行趋势,4、FPGA/CPLD生产商,ALTERA,FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120 CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列,FPGA： XC3000系列， XC4000系列， XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30 CPLD： XC9500系列：XC95108、XC95256,XILINX,LATTICE VANTIS （AMD）,ispLSI系列：1K、2K、3K、5K、8K ispLSI1016 、ispLSI2032、 ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列：,其他PLD公司： ACTEL公司： ACT1/2/3、40MX ATMEL公司：ATF1500AS系列、40MX CYPRESS公司 QUIKLOGIC公司,CPLD,SO MUCH IC！,FPGA CPLD,4、FPGA/CPLD生产商,ALTERA,FPGA： FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120 CYCLONE系列：EP1C20 EXCALIBUR系列： CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 MAX3000系列,3.5 FPGA/CPLD测试技术,3.5.1 内部逻辑测试,3.5.2 JTAG边界扫描测试,图3-41 边界扫描电路结构,3.5.2 JTAG边界扫描测试,表3-1 边界扫描IO引脚功能,图3-42 边界扫描数据移位方式,3.5.2 JTAG边界扫描测试,图3-43 JTAG BST 系统内部结构,图3-44 JTAG BST系统与与FLEX器件关联结构图,图3-45 JTAG BST选择命令模式时序,TAP控制器的命令模式有：,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,3.6 FPGA/CPLD产品概述,3.6.1 Lattice公司CPLD器件系列,1. ispLSI器件系列,ispLSI1000E系列,ispLSI2000E/2000VL/200VE系列,ispLSI5000V系列,ispLSI 8000/8000V系列,2. ispLSI器件的结构与特点:,采用UltraMOS工艺。,系统可编程功能。,边界扫描测试功能。,加密功能。,短路保护功能。,3.6.2 Xilinx公司的FPGA和CPLD器件系列,1. Virtex E系列FPGA,2. Spartan器件系列,3. XC9500系列CPLD,4. Xilinx FPGA配置器件SPROM,5. Xilinx的IP核,3.6.3 Altera公司FPGA和CPLD器件系列,1. Stratix 系列FPGA,2. APEX系列FPGA,3. ACEX系列FPGA,4. FLEX系列FPGA,5. MAX系列CPLD,6. Altera宏功能块及IP核,3.6.4 Altera公司的FPGA配置方式与器件系列,表3-2 Altera FPGA常用配置器件,3.7 CPLD和FPGA的编程与配置,图3-46 10芯下载口,表3-3 图3-46 接口各引脚信号名称,FPGA与CPLD的配置与编程方案,CPLD的编程方案,PC机,JTAG编程端口,CPLD,PC机,isp编程端口,CPLD,编程适配电路,编程适配电路,JTAG编程信号：TCK、TDO、TMS、TDI,CPLD,isp -IN-SYSTEM-PROGRAMMERBALE,LATTICE 的isp下载方式,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤 不计较器件的封装形式,允许一般的存储 样机制造方便 支持生产和测试流程中的修改,允许现场硬件升级 迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编 程下载口，也可作 JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,FPGA的配置方案,FPGA的3种常用的 标准下载配置模式,1、Passive Serial Mode,3、JTAG Mode,2、Active Serial Mode,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件 或配置电路,AS配置端口,专用FLASH 配置器件,3.7.1 CPLD的JTAG方式编程,图3-47 CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,图3-48 多CPLD芯片ISP编程连接方式,3.7.1 CPLD的ISP方式编程,3.7.2 使用PC并行口配置FPGA,图3-49 FLEX10K PS模式配置时序,图3-50 多FPGA芯片配置电路,FLEX、ACEX、APEX等系列 FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA 配置电路,FPGA Passive Serial Configuration 被动串行配置模式,10针标准 配置/下载接口,通过配置电路后 与PC机的并行 接口相接,对FPGA配置,方案1:PS端口直接配置,图3-51 FPGA使用EPC配置器件的配置时序,3.7.3 用专用配置器件配置FPGA,图3-52 FPGA的配置电路原理图,OTP配置器件： EPC1441、EPC1、EPC1213等,方案2:PS端口OTP专用器件配置,缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的FPGA规模小，不能用于SOPC系统配置。 4、无法用于实时多任务重配置,选择Global Project Device项,编译前选择配置器件,注意，被编译文件的工程名为“DAC”， 因此，其配置文件名应该为“ DAC . POF ”,对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。,选择配置芯片的型号为EPC1PC8,选择PS模式,编 译！,选择配置器件生产商,打开通用编程器编程窗,选择器件类型,选择器件型号,器件接插方式,进入工程文件夹， 选择编程文件,选择编程文件,双击编程文件后，进入“File type” 窗，选择文件类型为“POF”： Programming Output File,编程缓冲器中的 DAC.POF文件码,注意文件芯片 型号是否对！,打开编程窗口,编程窗,开始编程,将编程完毕的配置 器件插在相应的 电路系统上,3.7.4 用专用配置器件配置FPGA,图3-53 EPC2配置FPGA的电路原理图,EPC2可以多次重复编 程，且是isp方式编程,外部上拉电阻 1K X 5,DCLK nCS nINIT_CONF OE DATA,PC机,FPGA,EPC2配置芯片,配置电路 和JTAG编 程端口,DCLK CONF_DONE nCONFIG nSTATUS DATA0,TCK TMS TDO TDI,TCK TMS TDO TDI,配置,编程,利用FLASH结构的EPC2为FPGA作配置,方案3:PS端口E平方专用器件配置,缺点： 1、芯片价格高。 2、可多次编程次数少。 3、无法用于实时多任务重配置,如果没有使用 外部上拉电阻， 则必须选择此项,选择配置器件 型号：EPC2LC20,编 译！,编程前，首先 打开编程器窗口,然后用鼠标 双击此文件名,于是弹出编程 文件选择窗,双击此编程 文件名：DAC .POF,这是对FPGA 的配置文件,对EPC2编程文件名,编程器件名,开始编程,方案4:AS端口FLASH专用器件配置,PC机,Cyclone系列 FPGA,EPCSX配置芯片,ByteBlasterII 配置电路,配置,编程,AS配置端口,ByteBlaster(MV)配置电路 ByteBlasterII配置电路,POF硬件购建配置文件,Nios工作软件,Nios嵌入式系统,缺点： 1、只适合于Cyclone系列器件 2、无法用于实时多任务重配置,FPGA,普通单片机,EPROM或 串行E平方ROM,PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0,方案5:PS端口单片机软件方式配置,单片机I/O端口,单片机软件配置方案缺点： 1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。 2、配置速度慢，不能用于反应速度要求高的领域。 3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。 4、电路面积比较大 5、实验模式不规范,3.7.4 使用单片机配置FPGA,图3-54 MCU用PPS模式配置FPGA电路,图3-55 单片机使用PPS模式配置时序,图3-56 用89C52进行配置,各种规模的 FPGA,ASIC/CPLD,大容量EPROM,PS配置端口 DCLK CONF_DONE nCONFIG nSTATUS DATA0,方案6:PS端口ASIC/CPLD硬件高速配置方案,I/O端口,缺点： 1、电路面积比较大,FPGA的配置和重配置 （RECONFIGURATION）,PC机,FPGA,应用电路系统,CPU/CPLD,大容量ROM/EPROM/ FLASH芯片,FP