《数电锁存器触发器》PPT课件.ppt

5 锁存器和触发器,教学基本要求,1、掌握锁存器、触发器的电路结构和工作原理,2、熟练掌握SR触发器、JK触发器、D触发器及T触发器的逻辑功能,3、正确理解锁存器、触发器的动态特性,1、触发器与时序逻辑电路：,时序逻辑电路的工作特点是任意时刻的输出状态不仅 与该当前的输入信号有关，而且与此前电路的状态有关。,概述,数字电路中除组合逻辑电路外，还包括另一类具有记忆功能的电路-时序逻辑电路.,触发器是构成时序逻辑电路的基本逻辑单元 。,都具有0和1两个稳定状态，一旦状态被确定，就能自行保持，即长期存储一位二进制码，直到通过外部信号的作用才有可能改变,2、锁存器与触发器,共同特点：,不同点：,锁存器-对脉冲电平敏感，它们可以在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，其状态只有在被称作时钟脉冲的上升沿或下降沿的变化瞬间才能改变。,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,反馈,1 、电路结构,双稳态存储单元电路,2、数字逻辑分析,1,0,0,1,定义Q=0为电路的0状态，而当Q=1时则为1状态。,电路具有存储或记忆1位二进制数据的功能。,0,1,1,0,3. 模拟特性分析,5.2.1 SR锁存器,1. 简单的SR锁存器,1) 工作原理,0,0,若初态 Q n = 1,若初态 Q n = 0,1,0,1,0,1,0,0,0,5.2 锁存器,R=0、S=0,状态不变,无论初态Q n为0或1，触发器的次态为为1态。 信号消失后新的状态将被记忆下来。,0,1,若初态 Q n = 1,若初态 Q n = 0,1,0,1,0,1,0,0,1,0,R=0、S=1,置1,无论初态Q n为0或1，触发器的次态为为0态。 信号消失后新的状态将被记忆下来。,1,0,若初态 Q n = 1,若初态 Q n = 0,1,1,0,1,0,0,1,0,1,R=1 、 S=0,置0,1,1,0,0,S=1 、 R=1,状态不确定,约束条件: SR = 0,此时如果两个输入信号同时发生由0到1的变化，则会出现 所谓竞争现象。由于两个或非门的延迟时间无法确定，使得 触发器最终稳定状态也不能确定。,2）逻辑符号与逻辑功能,逻辑功能表,不变,置0,置1,非定义 状态,:电路的初态 信号输入前的状态,因此，称S为置1端，R为置0端，都是高电平有效,不变,置1,不变,置0,置1,不变,不变,3）工作波形,0 1,0 0,1 0,0 0,0 0,0 0,1 0,Q,4）用与非门构成的SR锁存器,、,c.国标逻辑符号,a.电路图,约束条件: S +R = 1,方法：1. 根据锁存器信号敏感情况,确定状态转换时间 2. 根据触发器的逻辑功能确定Qn+1。,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,0,不定,不变,置1,置1,不变,置1,不变,置0,不变,工作波形能直观地表示其输入信号与输出的时序关系。,画工作波形,开关接A时振动,Q=1,S悬空时间,开关接 B振动,5、应用举例 -去抖动电路,-四位数码寄存器,置0,S=1,R=0,第二步：置数(cr=1, LD=1),保 持 为 0,5、应用举例,D3D2D1D0 =1010,第一步：清0 (cr=0, LD=0),1 0 1 0,1 0 1 0,0,0,1,1,基本RS锁存器存在的问题：,由与非门组成的基本RS锁存器可以实现记忆元件的功能，但是当RS端从“00”变化到“11”时，触发器的下一个状态不能确定，在使用中要加以约束，给使用带来不便。,由或非门组成的基本RS锁存器同样存在这一问题。因此，要对锁存器的输入加以控制。,电路的抗干扰能力差,实际应用的锁存器是电平型或脉冲型锁存器。,基本RS锁存器,2. 逻辑门控SR锁存器,电路结构,电路结构：由简单SR锁存器和使能信号控制门电路组成。,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= ,E=1：,E=0：,0,1,状态发生变化。,状态不变,逻辑门控SR锁存器的E、S、R的波形如图所示 锁存器的原始状态为Q = 0，,试画出Q3、Q4、Q和 的波形。,S,R,3、 逻辑功能的几种描述方式：,1) 逻辑功能表 （E=1）,2) 特性方程,3) 状态转换图,逻辑功能表,S=0 R=1,S=1 R=0,S=x R=0,S=0 R=x,4、)工作波形,E=1期间的S 、 R信号影响触发器的状态。,E=0为低电平期间其状态不变。,功能表、特性方程、状态转换图 、波形图。,逻辑功能的四种描述方式:,逻辑门控RS触发器存在的问题,逻辑门控RS触发器,在CP的高电平期间如R、 S多次变化，则触发器的状态也随着变化多次。触法器不能实现每来一个时钟只变化一次。 若要达到每来一个时钟只变化一次，对信号的要求是：信号的最 小周期大于时钟周期电路对信号的敏感时间长，抗干扰能力差。,5.2.2 D锁存器,1. 逻辑门控D锁存器,国标逻辑符号,逻辑电路图,S =0 R=1,D=0,Q = 0,D=1,Q = 1,S = D,S =1 R=0,D锁存器的功能表,2. 传输门控D锁存器,(c) E=0时,(b) E=1时,(a) 电路结构,TG2导通，TG1断开,TG1导通，TG2断开,Q = D,Q 不变,(c) 工作波形,3. D锁存器的动态特性,定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。,4. 典型集成电路,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,Verilog 设计锁存器,always (E or D) begin if(E) Q = D; end,always (E or D) begin if(E) Q = D; else Q = 0; end,此程序没有写出E为其他值的情况， 在编译器中，将视为在其他情况下保持原值不变，实际上完成的是一个锁存器的功能。等价于：,5.3 触发器的电路结构和工作原理,1.锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感,触发器在CP的上升沿(下降沿)对信号敏感,在VerilogHDL中对锁存器与触发器的描述语句是不同的,5.3 触发器的电路结构和工作原理,主锁存器与从锁存器结构相同,1. 电路结构,5.3.1 边沿触发器,TG1和TG4的工作状态相同,TG2和TG3的工作状态相同,2. 由传输门组成的CMOS边沿D触发器,工作原理：,TG1导通，TG2断开输入信号D 送入主锁存器。,TG3断开，TG4导通从锁存器维持在原来的状态不变。,(1) CP=0时:,=1，C=0，,Q跟随D端的状态变化，使Q=D。,D=1 0,0 1,工作原理：,(2) CP由0跳变到1 :,=0，C=1，,D=X,0 1,1 0,触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号,TG1断开，TG2导通输入信号D 不能送入主锁存器。,TG3导通，TG4断开从锁存器Q的信号送Q端。,主锁存器维持原态不变。,2. 由传输门组成的CMOS边沿D触发器,（2） D触法器的逻辑功能,逻辑功能表,特性方程,Qn+1=D,状态转换图,工作特点：在CP低电平期间存储信号， CP的上升沿状态变化。,对CP上升沿敏感的边沿触发器,工作波形,工作波形,逻辑符号,对CP下降沿敏感的边沿触发器,74HC/HCT74的功能表,国标逻辑符号,2. 典型集成电路,74HC/HCT74,直接 置1 直接 置0,完成 D功 能,具有直接置1、直接置0，正边沿触发的D功能触发器,异步置位和复位D触发器,always (posedge clk or posedge rst or posedge set) begin if(rst) q=0; else if(set) q=1; else q=d; end,always (posedge clk or negedge rst or negedge set) begin if(!rst) q=0; else if(!set) q=1; else q=d; end,同步置位和复位的D触发器,always (posedge clk) begin if(rst) q =0; else if(set) q =1; else q =d; end,always (posedge clk) begin if(!rst) q =0; else if(!set) q =1; else q =d; end,已知触发器的输入波形，试对应画出Q端输出波形,5.3.2 维持阻塞触发器,1. 电路结构与工作原理,C,由3个SR锁存器组成,根据 确定触发器的状态,0,1,1,D,CP = 0,2、工作原理,5.1.4 维持阻塞D触发器,Qn+1=Qn,D 信号进入触发器,为状态刷新作好准备,0,1,D,当CP 由0跳变为1,1,0,0,D,在CP脉冲的上升沿，触法器按此前的D信号刷新,1,当CP =1,0,1,置1维持线,置0维持线,置0 阻塞线,1,在CP脉冲的上升沿到来瞬间使触发器的状态变化,1,0,D信号不影响 、 的状态，Q的状态不变,0,工作波形,D 触发器的逻辑功能表,维持阻塞D触发器状态变化产生在时钟 脉冲的上升沿，其次态决定于该时刻前 瞬间输入信号D。,2. 典型集成电路,5.2.4 触发器的动态特性,动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。,建立时间2ns,保持时间0ns,脉冲宽度6ns,传输延时时间14ns,传输延时时间14ns,保持时间tH ：保证D状态可靠地传送到Q,建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。,传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间,最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。,触发脉冲宽度tW ：保证内部各门正确翻转。,J K 触发器,J = K= 0,Qn= 0,Qn+1= 0,Qn= 1,Qn+1= 1,J = 0 K= 1,Qn= 0,Qn+1= 0,Qn= 1,Qn+1= 0,J=1 K= 0,Qn= 0,Qn+1= 1,Qn= 1,Qn+1= 1,J =K= 1,Qn= 0,Qn+1= 1,Qn= 1,Qn+1= 0,逻辑符号,5.3 触发器的逻辑功能,不变,置0,置1,翻转,状态转换图,功能表,J=X K=1,J=1 K=X,J=X K=0,J=0 K=X,特性方程,2、 JK 触发器的逻辑功能,工作波形,J K 触发器状态变化产生在时钟 脉冲的上升沿，其次态决定于该时刻前瞬间输入信号J K。,画出触发器的工作波形,RD,K,CP,SD,J,Q,T触发器,特性方程,状态转换图,逻辑符号,T触发器,1,逻辑符号,特性方程,上升沿触发的T触发器,时钟脉冲每作用一次，触发器翻转一次。,5.3 触发器的逻辑功能,上升沿触发的不同功能的触发器,下降沿触发的不同功能的触发器,5.3.4 D触发器功能的转换,D 触发器构成 J K 触发器,Qn+1 = D,D,2. D 触发器构成 T 触发器,D,Qn+1 = D,3. D 触发器构成 T 触发器,Qn