数字逻辑与数字系统1.ppt

数字逻辑与数字系统,第一章 开关理论,1.3.3利用布尔代数化简逻辑函数,化简方法: 并项法: 利用A +A=1并项，消变量。 例7: F=ABC +ABC =AB(C +C) =AB 吸收法：利用A+AB=A并项，消变量。 例8: F=AB +ABCD(E+F)=AB(1+CD(E+F) =AB 消去法：利用A+AB=A+B，消变量。 例9: F=AB +AC+BC=AB+C(A+B) =AB+ABC=AB+C 配项法：利用A=A(B+B)配项，消去其他项的变量。 例10: F=AB +AC+BC=AB+AC+ (A+A) BC =AB+ABC+AC+ABC=AB+AC,化简要求:,1、逻辑表达式最简 2、逻辑运算关系统一 最简与-或表达式： 乘积项最少且乘积项中变量因子最少。,1.4 卡诺图 1.4.1 卡诺图的结构与特点 是真值表的图格形式。所有变量分成行、列两组，按循环码取值排列。相邻两行或两列只有一个变量取值不同。 1、逻辑函数的最小项： 包含了该函数全部变量的乘积项，每个变量可以是原变量（取值1）或反变量（取值0） 。 n个变量的逻辑函数有2n个最小项，与函数真值表的变量取值（卡诺图的格）一一对应。,2、最小项表达式： （标准与-或表达式） 由函数值为1的变量取值对应的最小项相加构成的与-或表达式 3、最小项代表符m i 序号i为最小项中的原变量取1，反变量取0，按变量排序组成的二进制数对应的十进制数值。 4、最小项和式m 用最小项代表符m i构成的最小项表达式 F（A，B，C，）= m,例：14 当三输入中至少有两个输入为低时输出为高。,函数的最小项表达式：,使函数值为“1”的最小项之逻辑和。 F =A B C + A B C + A B C +A B C F（A、B、C）= m0 + m1 + m2 + m4 =m（0、1、2、4） 与真值表中为“1”的项数相同。,1.4卡诺图,1.4.1卡诺图的结构和特点： 1、将变量分为行、列两组，相邻列（行）之间只有一个变量取值不同。 2、卡诺图的每个格代表了函数的一个最小项。 3、相邻两个最小项可以合并成一个乘积项，并消去一个取值不同的变量。 相邻两列消去列变量。 相邻两行消去行变量。 4、具有循环邻接性。,B A AB CD B C A、B、C、D 取值 1 A、B、C、D 取值 0,1.4.2用卡诺图化简逻辑函数,一、由函数表达式写其卡诺图： 1、由最小项表达式写卡诺图 将表达式中出现的最小项所对应的卡诺图格中填入“1”，其余格填“0”。 2、由非最小项表达式写卡诺图 将函数转换成与-或表达式，在每个乘积项的变量范围内填入“1”，其余格填“0”。 3、具有无关项的函数的卡诺图 无关项对应的变量取值卡诺图格中填。,二、用卡诺图化简逻辑函数的规则和步骤,(1)以矩形圈形式合并2n个函数值(为1)相同的卡诺图格，消去取值不同的变量，形成一个乘积项。 (2) 圈从大到小，直到所有函数值相同(为1)的格全部圈过。但每个圈中必须至少包含一个没有被其它圈包围的独立格。 (3)圈尽可能大，使乘积项的变量因子尽可能少。 圈尽可能少，使乘积项的个数尽可能少。 (4)所有乘积项之逻辑和为函数的最简与-或表达式。,三、具有无关项的逻辑函数表示方法,1、无关项 对函数值没有影响的变量组合所对应的最小项，用符号表示其函数值。(如BCD码中的伪码组合)，用 i表示，i取值同最小项。 2、具有无关项的逻辑函数最小项表达式 f=m+ 3、具有无关项的逻辑函数卡诺图 在无关项格中-填入或X，表示函数值任意。 4、具有无关项逻辑函数的化简 无关项可以任意取值“0”或“1”以满足合并圈扩大的化简要求，但不必全部圈。,1.5 集成门电路外特性,一、集成门电路类型: TTL -电源固定为5V。速度较快，功耗较大。常用于电子设备或台式仪器。 CMOS-电源范围可由3-18V，功耗小，性能稳定，常用于便携式仪器或设备。 二、集成门电路的主要参数指标: 1、输出电压指标 输出高电平电压UOHmin大于标准高电平U(1) 输出低电平电压UOLmax小于标准低电平U(0),2、 输入电压指标,当逻辑门的输入信号电压的最小高电平UIHmin高于开门电平Uon为逻辑1， 最大低电平UILmax 低于关门电平Uoff为逻辑0。信号电平不能在Uon和Uoff之间 UOHminUIHmin 高电平抗干扰容限=UOHmin-UIHmin UILHmaxUOLmax 低电平抗干扰容限= UILmax-UOLmax 3、 输入电流指标 逻辑门输入高电平时电流IIH流入输入端， 逻辑门输入低电平时电流IIL从输入端流出。,4、 输出电流指标,逻辑门输出高电平时电流流出输出端，有最大值限制IOHmax 。 逻辑门输出低电平时电流从输出端流出，有最大值限制IOLmax。 5、 输出能力（扇出系数N） 逻辑门输出端可以最多连接其他门输入端的个数 低电平扇出：NL= IOLmax/ IIL 高电平扇出： NH= IOHmax/ IIH NL NH 6、 平均传输延迟时间(tpd) 输出信号延迟于输入信号的时间,反映了处理速度 7、功耗 逻辑门消耗 的能量：导通功耗Pon和截止功耗Poff,第二章 组合逻辑电路,组合逻辑的电路结构： 信号从输入端逐级向输出传输，没有后级向前级的反馈。 组合逻辑的特点： 任何时刻电路的输出状态只与当前的输入信号的状态有关，与电路原来的输出状态无关。,2.1组合逻辑分析,任务：根据已知电路图，分析输入、输出关系，确定电路功能。 方法： 2.1.2逐级电平推导 根据电路逐级分析使输出为1的各输入条件组合，分析电路功能。 2.1.2列表达式分析 根据电路图从输入到输出逐级写逻辑表达式，化简后分析电路功能。 2.1.3列真值表分析 如果从表达式不能直接分析电路功能，可列真值表确定。,2.2组合逻辑设计,根据任务要求设计电路实现逻辑功能 2.2.1采用小规模逻辑门设计组合电路的步骤: 1、分析任务要求，归纳成逻辑问题。 2、确定输入、输出变量及逻辑定义。 3、根据逻辑问题的因果关系写逻辑表达式或列函数真值表，写最小项表达式。 4、化简逻辑函数得最简表达式或变换逻辑关系得满足设计要求的表达式形式。 5、根据表达式画逻辑图，并检查电路的驱动或时间延迟等是否符合工程要求。,2.2.2逻辑问题的描述,1、分析要解决的问题，确定必要的逻辑变量。 2、列真值表示各逻辑变量之间的关系。 简化真值表： 只列函数值为“1”的变量组合。 若某变量的取值对函数值没有影响，则用表示取值“1”、“0”均可。,2.2.3逻辑函数变换,1、与非-与非形式 卡诺图圈“1” 得原函数最简与-或表达式，运用摩根定律得与非-与非表达式。 2、与-或-非形式 卡诺图圈“0”求反函数，运用摩根定律得原函数的与-或-非表达式。（两次求反，反函数求反） 3、或非-或非形式 卡诺图圈“0”求反函数，对各乘积项和函数运用摩根定律得 或非-或非表达式。（两次求偶）,2.3考虑特殊问题的逻辑设计,2.3.1多输出函数的逻辑设计 在化简函数时保留各输出的公共项，以使整个电路形式最简。 2.3.2利用无关项的逻辑设计 利用对函数值没有影响的输入任意项使函数更简。 2.3.3考虑级数的逻辑设计 逻辑门级数（与、或、非运算层次）增加，电路时间延迟增加。 （1级与非门延迟1ty，1级与或非门延迟1.5ty） 逻辑门级数减少，某些门的输入端可能增加。,2.4 组合逻辑中的竞争冒险,电路输出信号与输入信号不符合应有的逻辑运算关系 2.4.1竞争冒险的概念及其产生的原因 竞争同时输入的信号通过不同途径到达同一个门的时间有先后。 冒险由于竞争造成逻辑门错误输出干扰脉冲的现象。 F=AA，在A信号的上升沿(0-1)产生正脉冲冒险 F=A+A，在A信号的下降沿(1-0)产生负脉冲冒险,2.4.2消除竞争冒险的方法,1、增加选通信号P 当信号改变时，选通信号无效，封锁逻辑门; 当信号稳定后，选通信号才有效，允许逻辑门输出改变。 需要考虑选通信号与输入信号的时序关系。 2、修改逻辑设计 增加冗余项，改变电路，屏蔽逻辑门输入的互补信号影响 。,例： F=AB+BC,当A=“1”且C=“1”时，F=B+B。在B信号的下降沿 ，由于B滞后于B，使F=“0”，产生竞争冒险。 增加冗余项AC，使： F=AB+BC=AB+BC+AC 当A=“1”且C=“1”时，F=B+B+1=“1”，消除竞争冒险。,2.5常用中规模组合逻辑标准构件,2.5.2 集成电路规模的划分 小规模集成电路SSI 器件集成。 中规模集成电路MSI 构件集成。如数据选择器、译码器、编码器等。 大规模集成电路LSI子系统集成，定时器等。 超大规模集成电路VLSI系统集成。 单片机、中央处理器（CPU）等。,2.5.2数据选择器多路开关,一、结构：多输入、单输出 输入端：使能控制（选通） 1个 ：ST 路径选择控制 n个：An-1A0 数据输入 2n个 ：D2n-1D0 二、功能：当使能有效时（被选通），根据路径选择信号从多路数据中选择一路给输出。 A1A0 应用： D0 0 0 1、数据选择 D1 0 1 2、函数发生器 D2 1 0 Y 3、并行数据转换成 D3 1 1 串行数据 74153 双四选一MUX 74151 八选一MUX,三、数据选择器应用 1、信号选择控制 2、改变信号传输发式 多路并行数据分时顺序输出,转换成串行数据。 数字信号的传输方式： 并行方式-一个信息（byte or word）的n位数符同时传输，传输速率较高。需要n条信号线和一条公共接地线。 串行方式-一个信息的n位数符以统一的时钟周期按位序依次传输，传输速率较低。只要一条信号线和一条公共接地线。可以采用移位时钟脉冲或依约定的速率传输,3、实现单输出组合逻辑函数（函数发生器）。方法： 当使能有效(ST=“0”)，函数变量从选择控制端输入，输出可写成函数变量最小项和对应数据输入相与的或项。 （1）写函数的最小项表达式。 （2）数据选择器的使能接有效电平。 （3）根据数据选择器的控制输入端数选择函数的变量数，并按最小项编号的位序从控制端输入 （4) 比较函数的最小项表达式和数据选择器的输出表达式，确定各Di的值。,2.5.3数据分配器,结构：单数据输入、多输出 输入端：使能控制（选通）1个ST，选择控制n（An-1A0），数据输入 1个D，输出端： 2n个Y0Y2n-1 功能：当使能有效时（被选通），根据选择控制信号将数据分配给多路输出中的一路。 A1 A0 0 0 Y0 D 0 1 Y1 1 0 Y2 1 1 Y3 例15.利用数据选择器和数据分配器实现4路数据传输电路 解: 4/1数据选择器74153输出连1 / 4分配器74155数据输入,2.5.4译码器,一、多一译码器 1、结构：多输入、多输出 输入：使能控制（选通）若干个，n位二进制码A0-An-1， 输出开关量信号： Y0-Ym-1 （m=2n） 2、功能：当使能有效时（被选通），端口下标与输入的二进制码值相同的输出端为有效电平，指示了当前输入码，其他端口输出无效电平。 一组输入码只能使唯一的一个输出有效（电平与其他输出端不同）。 3、输出表达式：Yi （ An -1 -A0） =mi （使能控制有效时） 每个输出信号对应了输入码构成的最小项的反函数。 4、基本型号：74139（双2：4线译码器） 2位码输入，4个开关量输出，一个低电平有效的使能G 74138（3:8线译码器） 3位码输入，8个开关量输出，三个使能控制：EN=G1G2AG2B；,74154（4：16线译码器） 4位码输入，16个开关量输出，两个使能G1G2同时为低电平有效。 74145（4：1线译码器） 4位BCD码输入，10个指示十进制数符的开关量输出。 5、译码器的应用 （1）地址译码将输入的地址码译成开关信号控制其他器件的使能CS（Chip Select） （2）实现用最小项表达式表示的组合逻辑函数，函数变量数与多一译码器的输入码位数相同。 用译码器实现组合逻辑函数的方法： （1）写函数各输出的最小项表达式，并应用摩根定理转换成最小项的“与非”形式。 （2）译码器的使能接有效电平。 （3）函数变量按最小项编号的位序从地址码端输入。 （4) 采用与非门将译码器输出下标号与函数表达式中最小项编号相同的端口综合构成函数的输出端。n输出的函数需要n个与非门。,二、代码转换器 输入、输出都是二进制码，但编码形式不同。,BCD码/七段显示译码/驱动器 输入：一位BCD码（A3、A2、A1、A0）； 三个控制信号LT、BI、RBI 均为低电平有效，控制优先级为： BI：灭灯； LT：试灯； RBI：灭零。 输出：七个开关量信号（Ya、Yb、Yc、Yd、Ye、Yf） 控制七段显示器的七个发光二极管显示与输入BCD码 对应的十进制数符。 7447：驱动共阳显示器LG5011BSR，输出低电平有效 共阳公共端高电平驱动、段信号低电平驱动 7448：驱动共阴显示器BS201A ，输出高电平有效 共阴公共端低电平驱动、段信号高电平驱动,2.5.5编码器 输入开关量，输出是与有效输入下标对应的的二进制码,一、BCD码编码器 输入9个低电平有效的开关量I1I9，分别对应表示十进制数符“1”“9”； 输出一位BCD码D、C、B、A。 一组输出码只能表示的一个有效输入（电平与其他输出端不同），所以 任何时刻只能有唯一一个输入有效。 当多个输入同时有效时，输出码错误。当所有输入无效时，输出“0”的BCD码0000。 二、优先编码器 按输入开关量的标注大小规定其优先级别，允许多个输入同时有效，输出码与有效输入中级别最高的开关量对应。,8/3线优先编码器（74148）,端口： 输入：1个低电平有效的使能控制ST 8个低电平有效的开关量I0-I7 ，优先级依序为7-0 输出：三位反码编码输出 Y2-Y0 一个低电平有效的状态输出Yex， 一个低电平有效的扩展输出Ys， 功能： 当使能有效时（ST=0），输出二进制码为当前有效输 入端口下标的二进制码各位取反； 当使能有效且有有效输入（ I0-I7中有0）时，Yex为0； 当使能有效但没有有效输入（ I0-I7都为1）时，Ys为0，所以Ys可以向低优先级的编码器传递使能控制权。,题18、用一片74148和与非门设计8421BCD码优先编码器,10个输入：I9-I0，低电平有效，优先级别按位序大小排 列，I9的级别最高； 4个输出：A3-A0，一位BCD码。 设计思路 1、74148输入I7-I0；I8、I9控制其使能ST。 2、当I9或I8有效()时， 8421BCD 码的最高位码A3为1；此时, 74148的使能无效(ST =1)，其输出码Y2-Y0为全1。BCD码的低两位A2、A1为0，最低位A0取决于输入（I9有效时为1、I8有效时为0） 3、当I9和I8都无效(1)时， 8421BCD 码的最高位码A3为0， 74148的使能(ST=0)有效， 其输出码Y2-Y0为低3位码A2、A1、A0的反码。 4、利用I8、I9产生最高位输出码A3，利用I8、I9和74148的Yex产生总的有效输出码状态标志，利用I9和Y0产生A0，利用Y2、Y1产生A1、A0。,.数据比较器,功能：采用逻辑运算关系比较两个二进制数A、B的大小，输出表示比较结果的（AB）、（AB)=AB；(Ab)、(aB）= （ab) 、（AB）= (ab) 、（A=B）= (a=b) 高电平有效,四、集成数字比较器的位数扩展,2.5.7 加法器,功能：采用逻辑运算关系实现两个n位二进制数A（An-1A0）、B（Bn-1B0）的加法运算，输出加运算的和S（Sn-1S0） 及最高位的进位Cn-1。 一、全加器 功能：实现三个一位二进制数的加运算。 输入：两个二进制加数A、B及低位的进位输入Ci 输出：A加B的和S和进位输出Co 全加器的逻辑函数关系：,二、多位加法器 对输入的两个n位二进制数A和B进行加法运算，输出n位二进制和S及进位Co。,1、串行进位加法器 由n个全加器对两个加数的各位分别进行运算，低位全加器的进位输出Co接相邻高位全加器的进位输入Ci。各位加法器只对本位的输入进行运算，高位的进位输入必须等待低位运算结束后逐级传输，所以运算速度受位数影响。,二、超前进位四位集成并行加法器74LS283 输入：两组四位的二进制数A4A1和B4B1以及最低位进位输入C0 输出：A加B加C0的四位和S4S1及最高位进位输出C4。 超前进位：各进位输出直接由所有低位的输入求得。 运算对象的位数增加不影响运算速度但影响电路的复杂程度。,S1=A1B1C0 ；C1=A1B1+(A1B1)C0=G1+P1C0 S2=A2B2C1 ；C2=A2B2+(A2B2)C1=G2+P2C1=G2+P2G1+P2P1C0 S3=A3B3C2 ； C3=A3B3+(A3B3)C2 =G3+P3C2=G3+P3G2+P3P2P1G1+P3P2P1C0 S4=A4B4C3 ； C4=A4B4+(A4B4)C3 =G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 其中：Gi=AiBi ；Pi=AiBi+AiBi=AiBi（Ai+Bi）,三、用加补码方式实现二进制减法运算,1、n位二进制码Y的反码Y反：Y的各位取反（0变为1、1变为0）。Y加Y反等于全1（n个1），码值为2n-1 。 Y+ Y反= 2n-1 。（例：1010+0101=1111） 2、二进制码Y的补码Y补：Y的反码加1。Y加Y补等于2n。 Y+ Y补= Y+ Y反+1 = 2n； 所以：Y补= 2n- Y 。 3、当不考虑进位溢出时，n位二进制数D加2n的n位和值为原数D。 （例：1010+10000=11010） 4、当被减数大于减数时，加减数的补码舍去进位2n得差D X+ Y补=X+2n-Y=2n+X-Y=2n+D （例：求1010减0110的差 。(0110)补=1010 1010+1010=10100 舍去最高位的进位 取4位和为差0100) 5、采用集成四位加法器实现4位二进制减法运算X-Y，其中XY。 被减数X从A3A0端输入，减数Y的各位经反相后从B3B0端输入，加法器的最低位进位C0输入1，实现X + Y反+1 = X+ Y补,习题22的解题思路： 由于十进制加法为“逢十进一”，而74LS283为四位二进制加法器，相加的结果为“逢十六（24）进一”，所以必须再增加一片加法器对8421BCD码的相加和输出S进行修正。当S为伪码时，加6（0110）调整产生向高位的进位信号。所以，修正输入根据S的4位码值确定。,2.5.8集成9位奇偶标志产生/校验器74LS280 对输入的9位二进制信号I0I8中为1的信号数进行奇、偶性判断。输出两个开关量Fod （奇）和Fev标志判断结果。,Fod = 1：输入信号中有奇数个1。 Fod = I0I1 I2I3 I4I5 I6I7 I8； Fev = 1：输入信号中有偶数个1；Fev = Fod 奇偶校验器的应用： 信号传输时，发送方系统将表示信号奇、偶性的监督码元与信号同时传输，接收方按约定的校验方式检查所接收的信号。 奇校验：传输信号（包括监督码元与原始信号）中1的个数为奇。 图2.28: 由于发送方奇偶校验器的输入I8=1，当信号输入(I0I7)中1的个数为奇时Fod = 0；当信号中1的个数为偶时Fod = 1，所以发送的信号与监督码元Fod 中1的个数总为奇。 接收方对接收到的信号和监督码元再次校验，当Fev = 1时，表示接收到的8位信号与监督码元中1的个数为偶，必定有一位信号出错。,第三章 时序逻辑电路,时序电路的特点： 电路的输出不仅与当时的输入有关，而且与电路原来的输出状态（输入控制历程）有关。 时序电路的结构： 含有能够记忆状态Q（输入控制历程）的元件双稳态触发器，电路中有反馈路径（输出端连到输入端）。 时序逻辑函数的状态方程式： 电路当前的状态同时受输入X和电路原来的状态控制。 Q n+1=f（X，Qn） 次态Qn+1控制条件变化后触发器的新状态； 现态Qn控制条件变化前触发器原来的状态。,3.1双稳态触发器 双稳态触发器是时序逻辑电路的基本元件。 功能：可以记忆一位二值信号“1”和“0”。 3.1.1双稳态触发器的基本特性： 1、具有两个互补的输出端：Q、Q，输出信号总是相反。 2、具有两个稳定的工作状态： 复位状态（Q=“0”）和置位状态（Q=“1”），输入无效时状态不变。 3、控制输入有效时，触发器的新状态可以是： 置位（Qn+1=“1”）、复位（Qn+1=“0”），保持（与原来的状态相同Qn+1= Qn）、翻转（与原来的状态相反Qn+1= Qn）。 4、双稳态触发器的触发方式（触发器状态变化时间的控制条件） ： 直接触发：没有触发控制约束，激励变化时触发器状态立即变化。 电平触发：触发控制为开关电平信号C，C为有效电平时，触发器状态根据激励信号改变。 边沿触发：触发控制为时钟脉冲信号CP（Clock Pulse），触发器状态只在CP的有效沿（0-1上升沿或1-0下降沿）瞬间变化。,5、双稳态触发器的激励类型： 根据激励输入信号的名称定义： RS、D、JK、T和T。 6、双稳态触发器的电路结构： 基本、同步、主从、维持阻塞等。 7、双稳态触发器功能的描述方法： 特征方程（次态方程、状态方程）： 当触发条件满足时，触发器的次态与输入及现态的关系。 Qn+1=f（x、Qn）。 功能特性表和次态卡诺图： 输入、现态（函数变量）与次态、输出（函数值）的关系。 时序波形图： 输入与输出数字信号的时序对应关系图。 状态转换图： 状态转换图是以拓扑图形式描述时序电路的转换关系。 (1) 电路的每个状态用一个圈表示，圈中填入状态符Si或状态码值， (2)圈外用箭头表示状态转换关系，箭头从某现态指向其次态， (3)箭头旁标出控制该状态转换的控制条件X和输出Z， 用斜杠区分：控制输入标在斜杠上、输出标在斜杠下。 如果输出Z仅受状态控制，一般标在圈内，也用斜杠区别于状态。,3.1.1RS触发器,RS触发器具有两个开关量的激励输入端R、S： R的有效电平使触发器复位（Reset），Q=“0”； S的有效电平使触发器置位（Set），Q=“1”。 一、与非门构成的基本RS触发器（R、S低电平有效） 当R或S有效时触发器立即复位或置位，两者不能同时有效。 二、由 电平C控制的钟控RS触发器（R、S高电平有效） 1）当C=0时， 基本RS触发器的输入始终为“1” （与激励输入R、S无关） ，所以状态不能改变。 2）当C=1时，允许激励输入R、S控制触发器状态改变。 三、由CP 边沿控制的主从RS触发器（R、S高电平有效） 1）当C=1时， 主RS触发器状态根据的激励输入改变，但从触发器控制无效所以状态不变； 2）当CP=0时，从RS触发器状态改变，但主触发器控制无效，状态不受激励输入R、S影响。 所以，主从触发器的输出状态只能在CP 的有效沿瞬间变化。,3.1.3钟控D触发器,D触发器只有一个激励输入D， 当触发有效时，触发器状态与D相同，没有约束条件。 一般有集成钟控D触发器、主从D触发器和边沿D触发器。 特征方程:Qn+1=D 3.1.4主从JK触发器(CP下降沿触发） JK触发器有两个编码量的激励输入J、K，当触发有效时，可以控制触发器状态分别为 置位（Qn+1=“1”）、复位（Qn+1=“0”），保持（Qn+1= Qn）、翻转（Qn+1= Qn）。 一般有集成主从JK触发器和边沿JK 触发器。主从JK触发器存在一次变化现象（主触发器状态在CP=1期间只能变化一次）。 集成触发器的强制复位、置位端RD、SD： 不受触发信号CP控制，立即影响触发器的状态，用于触发器的初始状态设置，一般为低电平有效。当触发器受触发信号CP同步控制时，强制控制输入RD、SD必须为无效电平1。,结论： 当Qn为“0”时，在CP=“1”期间， 只要J出现过“1”， Qn+1就为“1” 当Qn为“1”时，在CP=“1”期间，只要K出现过“1”，Qn+1就为“0”,主从触发器的一次变化现象,31 5 边沿触发器 触发器的次态仅在时钟脉冲有效边沿时产生，由CP有效边沿前瞬间的激励信号控制。 1、负边沿JK触发器 利用逻辑门的传输时间差实现脉冲边沿触发。触发器的状态变化只发生在CP的下降沿时刻，状态值只受CP下降沿时刻前瞬间激励信号J、K的控制，不存在一次变化现象（逻辑符号与主从JK触发器相同）。Qn+1 =JQn +KQn 2、正边沿D触发器（维持-阻塞型） 利用内部电路的反馈作用实现边沿触发特性。 触发器的状态变化只发生在CP的上升沿时刻，触发后的状态等于CP上升沿时刻前瞬间激励信号D的信号。Qn+1 = D,1、当CP=“0”时，两个与或非门类似两个与非门，构成了低电平有效的基本RS触发器，但R=S=“1”，激励无效，触发器的输出状态保持不变。 2、当CP=“1”时，触发器自锁，也没有次态产生。但激励输入J、K可以通过与非门的导引影响S、R的电平。 3、当CP从“1”下降到“0”瞬间，由于与非门的传输时间延迟，激励输入S、R仍暂时保持时钟下降沿前的状态，具有JK触发器的激励特性。,1、负边沿JK触发器工作原理,2、维持-阻塞正边沿D触发器工作原理,3.1.6 T触发器,一个激励输入T，特征方程：Qn+1=TQn+TQn 若T=0，触发时状态不变；若T=1，触发时状态翻转。 当JK触发器的两个激励输入相同时，具有T触发器的特性。 T（计数型）触发器 没有激励输入，触发时钟有效时状态总是翻转，类似用一位二进制码累计时钟脉冲的个数。 特征方程： Qn+1=Qn 当激励J=K=1 时，JK触发器具有计数特性。 当激励D=Q 时，D触发器具有计数特性。 当激励T=1 时，T触发器具有计数特性。 计数型触发器的状态输出信号周期是时钟信号周期的一倍。 具有二分频功能。,触发器的次态方程及时序波形图分析,1、根据电路图中各触发器的激励连接关系列激励（R、S、J、K、D、T）的组合逻辑方程； 2、将激励方程代入该触发器的特征方程得其次态方程； 3、将触发条件满足时（CP脉冲 的有效边沿）的激励信号和现态Qn（CP 有效沿前的Q）代入次态方程确定其次态Qn+1。,例： D 触发器的激励 D=Q，次态方程 为：Qn+1=Qn 呈计数特性，在CP 上升沿时状态翻转； JK触发器的JK相连 呈T触发器特性，T 由D触发器输出Q0 控制，CP下降沿时 Q0=0，Q1保持； Q0=1，Q1翻转。,例：单脉冲产生电路。 将脉冲宽度（高 电平1的时间）大 于时钟周期的输 入M信号转换成 脉冲宽度恒定为 一个CP周期的输 出信号Y。,3.2锁存器、寄存器和移位寄存器,基本概念： 一、1个触发器可以记忆1位二进制数，由同一个写使能信号共同控制的n个触发器一次可记忆n位二进制数（一般n=4或8），根据触发方式不同称为锁存器或寄存器。 二、锁存器由钟控触发器构成，寄存器由边沿触发器构成。 三、三态门由使能信号E控制的电子开关，可输出低电平、高电平、高阻三种状态。 当E为有效电平时，电子开关接通，输出与输入相同或相反，为低电平或高电平（ 0或1 ）； 当E为无效电平时，电子开关断开，输出为高阻状态。,一、锁存器由多个钟控触发器构成，适用于数据信号滞后于写使能信号有效的场合。 写使能信号G 为电平信号，当使能G有效时，输入端的数据Di被写入相应位的触发器，Qi=Di；当使能G 为无效电平时，触发器数据被锁存，Qi保持原来的状态，与输入端的数据Di无关。 集成三态输出8位锁存器74LS373： 写使能高电平有效，输出使能E低电平有效。,二、寄存器由多个边沿触发器构成，适用于数据信号超前于写使能信号有效的场合。 写使能信号CP为脉冲信号，当使能CP为有效边沿时，输入端的数据Di被写入相应位的触发器，Qi=Di；否则，触发器输出Qi保持原来的状态，与输入端的数据Di无关。 集成三态输出8位寄存器74LS374： 写脉冲CP上升沿有效，输出使能E低电平有效。,集成8位锁存器74LS373和集成8位寄存器74LS374的逻辑符号,三、移位寄存器由多位边沿D触发器组成，激励输入端按位序i顺序串接。,寄存器内的数据可以向高位移动（左移）或向低位移动（右移），每个时钟脉冲CP使数据移动一位。 1、左移时串行数据从SL（最低位寄存器输入端D0）逐位移入，其他各位的次态为相邻低位的现态。 各触发器次态方程：Qin + 1=Qni-1 ；Q0n + 1= SL 激励关系：各触发器激励D i接相邻低位输出Qi-1 各触发器激励方程：D i=Qi-1 ； D0= SL 思考：能否用钟控D触发器构成移位锁存器？,2、右移时串行数据由SR（最高位寄存器输入端Dm ）逐位移入， 其他各位的次态为相邻高位的现态。 各触发器次态方程：Qin+1=Qni+1 ；Qmn + 1= SR 激励关系：各触发器激励D i接相邻高位输出Qi+1 各触发器激励方程：D i=Qi+1 ； Dm= SR 右移时相当于数据除“2”，R=R/2,3、双向移位寄存器,由功能选择信号S控制移位寄存器实现左移或向右移 各触发器的激励输入Di由“与或门”控制。 例：当S=0右移；S=1移左；则：Di=SQi+1+SQi-1,四、8位通用集成移位寄存器74LS299的逻辑符号,1、并行数据端A/QA/H/QH为输入、输出双向口， A/QA为高位， H/QH为低位。 2、两个低电平有效的输出使能控制/G1、/G2。 两者为全“0”时，端口为输出方式；有一个为“1”，端口为并行置数数据输入端 3、清除信号有效（0）时，全部输出清零。 4、移位脉冲CP上升沿有效。 5、当清除信号无效（1）时，在时钟脉冲CP作用下，两位控制信号S0、S1实现四种控制功能： 保持（S1=0、S0=0）、 左移（S1=0、S0=1） 、 右移（S1=1、S0= 0 ） 、并行置数（S1=1、S0=1）。,74LS299的数据输入、输出方式：,1、并行（AH）输入、并行（QAQH）输出； 2、并行（AH）输入，串行（左移从QA或右移从QH）输出； 3、串行（左移从SL或右移从SR ）输入、 并行（QAQH）输出； 4、串行输入、串行输出； （左移从SL 输入、从QA输出或右移从SR输入从QH输出）。 通用移位寄存器的应用： 1、数据传输方式的转换，并入串出、串入并出； 2、计算机系统中的乘、除运算部件； 3、构成环形计数器，实现脉冲分配。,第7、第8题解题参考思路：,7（3）：可将RS触发器改接成D 触发器，使触发器的次态方程为：Qin+1=Di 。 8、由题意可知：串行数据先低位后高位逐位输入74LS299，在8位数据全部移入74LS299后并行输出。所以要解决的问题是如何在8个CP脉冲作用后产生 74LS299的输出使能的有效信号。 可考虑采用题中所给的D触发器与移位寄存器串联，构成9位移位寄存器，并以D触发器的输出控制上述使能。在转换开始前对移位寄存器置数，使其最后移出的位的初值与其他位不同。转换过程中，D触发器输出无效；当8 个CP后，该位移入D触发器使使能控制有效。由于74LS299是双向数据端口，所以置数值可通过74LS373的三态输出预置，以免置数值影响输出值。,3.3 计数器-,功能：累计时钟脉冲的个数、分频、定时、产生节拍脉冲 特点：状态码随CP周期性循环，循环个数称为 “模”M 。 分类： 1、按计数器按计数体制 若n个触发器构成的计数器具有模M=2n 、且状态码变化有自然二进制数序的特点，就称为n位二进制计数器；若模M2n 、或状态码变化不符合二进制数序特点称M（模）进制计数器，最常用的是“模”为10的十进制计数器。 2、按状态码值的增减趋势分 计数器状态码变化有数序特点、且呈递增趋势变化的称加计数器；呈递减趋势变化的称减计数器；在信号控制下既可递增也可递减计数的称可逆计数器。 3、按计数脉冲引入方式分 计数脉冲直接控制计数器电路中所有触发器的时钟触发端CP，称同步计数器；否则就称异步计数器。,时序逻辑电路的分析: 根据电路图分析电路状态的转换规律和输出的变化规律，确定电路功能。,分析时序逻辑电路的一般步骤 1、由电路连接关系写逻辑函数式： （1）各触发器的时钟控制方程（同步时序电路可以不列） CPi=f0（CP，Q） （2）电路的输出方程 Z=f1（X、Q） （3）各触发器的输入驱动（激励）方程 Y（J、K、D、T、R、S） =f2（X、Q） 2、将驱动方程代入相应触发器的特性方程，得电路的状态方程:Qin+1=f3（Y、Qn） 3、根据状态方程和输出方程列电路的状态表，画出状态转换图或时序波形图。 4、分析电路功能及自启动能力（若有无效状态存在）。,3.3.1同步计数器 所有触发器由计数脉冲控制，所以不需列时钟控制方程,时序逻辑电路的自启动能力: 1、若n个触发器构成的计数器的模M小于2n，则有2n-M个无效状态存在。 2、计数器在正常运行时的状态周期性循环，不可能出现无效状态码。但在电路上电（合上电源）瞬间，计数器的状态是随机的，可能出现无效状态码。 3、如果计数器处于无效状态时，随着计数脉冲输入能够转入有效状态循环，则表示计数器具有自启动能力，否则电路没有自启动能力，将陷于无效状态的死循环。,n位同步二进制计数器（模M=2n）:,由n个T触发器构成，最低位触发器的激励端T接1，其他各触发器的激励端T由所有低位触发器的输出Q （加计数）或反相输出Q（减计数）相“与” 后控制。 加计数器： T0 = “1” ；Ti = Qni -1 .Qn 1Qn 0 减计数器： T0 = “1” ；Ti = Qni -1 .Qn 1Qn 0 n位环形计数器（模M=n）： 由n位移位寄存器构成，串行输出反馈连接串行输入端。没有自启动能力，需要预置有效状态码后启动。 n位扭环形计数器（模M=2n）： 由n位移位寄存器构成，串行反相输出端连接串行输入端。没有自启动能力，启动时使其复位进入有效状态“0”。,3.3.2异步计数器,至少有一个触发器的时钟不是由计数脉冲控制，而是由其他触发器的输出控制。所以，不是所有的计数脉冲都能使该触发器发生变化，仅当其触发条件满足时才能受其激励控制，否则状态保持不变。 因此，时钟不受计数脉冲控制的触发器必须列其时钟控制的逻辑方程，同时其次态方程为：,3.3.3中规模集成计数器,1、 计数器的模和码制 集成二进制计数器有模2（1位）、模8（3位）、模16（4位）、模256（8位）等；非二进制计数器有模5、模6和模10等。 2、 计数方式 状态随计数脉冲输入按数序规律连续变化，有加计数、减计数和可逆计数三种方式。可逆计数可以由电平信号控制（加、减计数由不同电平的信号控制）或双脉冲控制（加、减计数由不同的计数脉冲控制）。 3、 钟控方式 计数脉冲同时控制所有触发器时钟的称为同步计数方式，反之，称异步计数方式。 4、 触发方式 根据计数脉冲作用的有效边沿，分为上升沿触发和下降沿触发。 5、 使能控制（EN） 集成计数器可以具有使能控制功能。具有使能控制的计数器在使能有效时计数，否则，状态保持不变。,6、 复位方式 （同步或异步） 可以通过清除信号（CD）控制集成计数器复位（全部位清零）。清除信号分高电平有效或低电平有效。 若清除信号有效时，计数器立即复位的称异步清除方式； 清除信号与计数脉冲同时有效时，计数器才能复位的称同步清除方式。 7、预 置数方式（同步或异步） 可以通过预置信号（LD）控制集成计数器并行预置初始状态。预置信号分高电平有效或低电平有效。预置信号有效时，并行数据输入端的状态被置入计数器。 同清除方式类似，置数功能也分异步方式和同步方式两种。 8、 进、借位方式- 集成计数器可以具有进位或借位输出信号。一般，加计数器的进位输出信号CO是在状态码为最大值（如二进制的全1或十进制的1001）时有效，而减计数器的借位信号BO是在状态为“0”时输出有效。有效电平可以是高电平或低电平。进、借位也可以共用一个信号RCO表示。,一、中规模同步加计数器74LS163,1、4位二进制加计数器（模16），QA为最低位、QD为最高位； 2、计数脉冲CP上升沿有效。 3、同步清除，低电平有效，优先级别最高。当CD 为0且CP上升沿时，计数器输出QD QC QBQA 全为0。 4、同步预置， 低电平有效，优先级别其次。当CD无效、LD=0且CP上升沿时，计数器输出QD QC QBQA 分别为并行数据输入端D、C、B、A 的值。 5、两个高电平有效的使能控制P、T，当CD、LD无效且P、T同时为1时，计数器允许加计数；若P、T中有一个为0，即使计数脉冲输入，计数器输出QD QC QBQA的状态仍保持不变。 6、进位输出CO高电平有效，当QD QC QBQA为全1且T=1时，CO=1，即 CO= QD QC QBQA T。,二、中规模异步二五十进制计数器74LS90,1、两个独立的计数器，计数脉冲CP下降沿有效： 1个二进制计数器（模2），CP1输入计数脉冲、QA输出； 1个异步五进制加计数器，CP2输入计数脉冲，QD为最高位， QB为最低位；状态码000100。 2、异步清除，高电平有效。当R01、R02同时为1时，两个计数器立即复位，输出QD QC QBQA 全为0。 3、异步置9， 高电平有效。当R91、R92同时为1时，五进制计数器置4（QD = 1， QC = QB = 0 ），二进制计数器置位（QA = 1），呈8421BCD码1001（9）。,三、中规模集成计数器级联增加状态循环数M,计数器的级联低位序计数器输出控制高位序计数器改变状态。低位序计数器每循环一个周期后使高位序计数器加一或减一。所以级联后的计数器总的模值为各计数器模值的乘积。 级联方式： 1、同步方式所有集成计数器的CP端并接，同步工作。低位计数器控制高位计数器的使能。最低位序计数器的使能始终有效。注意信号逻辑的匹配。 工作原理： 仅在低位序计数器复位（产生进位/借位信号）时，使高位序计数器使能有效，高位计数器加一或减一。 同步级联计数器的计数频率可以较高，但没有计数使能控制端的集成计数器无法采用同步级联方式。,2、异步级联方式,所有计数器的使能同时有效（或没有使能控制），输入时钟脉冲只控制最低位序的计数器，其它计数器的时钟由其相邻低位计数器的进位/借位输出（或最高位状态输出）控制。 工作原理：当低位计数器复位时，高位计数器才得到有效时钟脉冲，状态码加一或减一。必须考虑计数器的触发方式。 异步级联方式适用于所有类型的集成计数器，但计数频率受器件延迟时间和计数器位数增加的限制。,例：74LS90异步级联成8421BCD码异步计数器：,低位是二进制计数器，高位是五进制计数器，二进制计数器输出从1变为0时使五进制计数器加1，总的状态循环数为10（模10） 最高位输出Q3的信号周期为CP信号周期的10倍，所以频率为CP信号频率的十分之一（10分频）。占空比为20%（两个1，8个0）,例：74LS90异步级联成5421BCD码异步计数器：,计数脉冲控制五进制计数器，五进制计数器的最高位输出作为二进制计数器的计数脉冲。 特点：最高位输出信号的占空比为50%（一半周期为低电平0，一半周期为高电平1）,四、用中规模集成计数器构成任意进制计数器,一、采用反馈清除、反馈置数法减少计数器的模 1、反馈复位法 利用计数器的复位控制功能，使模N计数器的有效状态为“0”-“M-1”，构成模M（MN）的计数器。 异步复位功能的计数器利用无效状态码M产生复位信号CD，状态M转瞬即逝。 同步复位功能的计数器利用有效状态码M-1产生复位信号控制CD。,2、反馈预置数法,（1）利用进位信号CO（状态码为N-1时）控制加计数器预置数，使模N的计数器的状态循环数为M（MN) 。 异步预置的初值为N-M-1，状态N-1不能保持。有效状态码为 “N-M-1”到“N-2”，模M。 同步预置的初值为N-M。有效状态码为 “N-M”到“N-1”，模M。 （2）利用状态码控制加计数器预置数，使模N计数器的有效状态码为预置数值“X”到“X+M-1”，实现模M（MN) 的计数器。 异步预置功能的计数器利用无效状态码X+M产生预置信号LD，状态X+M不能保持； 同步预置功能的计数器利用有效状态码X+M-1产生预置信号LD。,例一：采用两种方式将二-五-十进制异步计数器7490构成模6的计数器。,解： 分析：当计数脉冲从Cp1输入，Qa接CP2，7490可构成8421BCD码加计数器，位序为Qd、Qb、Qc、Qa，状态码“0000”-“1001”。 方法一：采用反馈复位法实现模6的计数器，有效状态码为“0000”-“0101”。由于7490的复位控制为异步方式，采用无效状态码“0110”产生复位信号CR，根据卡诺图可得： CR=R0(1) R0(2)=QcQb，所以R0(1)=Qc，R0(2)=Qb 方法二：采用反馈置9法实现模6的计数器，有效状态码为“1001”、“0000”-“0100”。由于7490的置9控制为异步方式，采用有效状态码“0101”产生置9信号LD，根据卡诺图可得： LD=R9(1) R9(2)=QcQa，所以R9(1)=Qc，R9(2)=Qa,解：采用反馈复位法 74163功能为4位二进制加计数（模N=16），同步复位控制。若希望实现模M=10（有效状态码为“0000”“1001”），应利用状态码“1001” （M-1= 9） 产生复位信号CD，计数器的有效状态转移关系为： (QdQcQbQa / CD) 0000/1 - 0001/1 - 0010/ 1 - 0011/ 1 - 0100/ 1 - 0101/ 1 - 0110/ 1 - 0111/ 1 - 1000/ 1 - 1001/ 0 - 0000/ 1 即状态“1001”的次态应该为“0000”。