组合逻辑(3学时).pptVIP

1,组合逻辑,2,Review（1）,静态CMOS反相器 噪声容限大 无比逻辑，逻辑电平和器件尺寸无关 低输出阻抗 输入电阻极高 几乎没有漏电流,3,Review（2）,如何提高静态CMOS反相器的性能 降低电容 包括寄生电容和负载电容 降低等效导通电阻 增加晶体管尺寸 需小心自载效应 一定范围内增加VDD,4,Review（3）,反相器的功耗分布 动态功耗 电容充放电 电源和地存在直流通路 静态功耗 二极管和晶体管的漏电流,5,Review（4）,降低静态CMOS反相器功耗的方法 降低电压 最为有效的方法 减少电路翻转 优化设计架构和电路结构 减少物理电容 寄生电容和负载电容,6,什么是组合逻辑,7,静态与动态,静态电路 稳定状态下，输出与电源/地相连 输出由电路结构决定，稳定不变 静态互补CMOS结构的基本优点是其具有良好的稳定性（即对噪声的灵敏度低）、良好的性能以及低功耗（没有静态功耗） 动态电路 输出由暂存在电容上的电荷决定 不能长时间保持，需要不断更新 把信号值暂时存放在高阻抗电路节点的电容上。动态电路的优点是所形成的门比较简单且比较快，但它的设计和工作比较复杂，并且由于对噪声敏感程度的增加而容易失败。,8,静态CMOS电路,VDD,F(In1,In2,InN),In1,In2,InN,In1,In2,InN,PUN,PDN,PMOS only,NMOS only,PMOS上拉网络，NMOS下拉网络 反向输出 结构对称互补,9,举例:NAND,10,举例:NOR,11,构建CMOS组合逻辑,反向输出 out = xx & xxx | xxxx 下拉网络(NMOS)和上拉网络(PMOS) 以输出为分界线呈对称互补关系 晶体管数目相同,逻辑关系相反 对于NMOS网络 划分子模块，以“与/或”为基本运算 与 - 晶体管串联 或 - 晶体管并联,12,复杂组合逻辑,OUT = D + A (B + C),D,A,B,C,13,例子,OUT = (A B+C D) (E+F) OUT = A B + C,14,问题,为什么用NMOS做PDN， PMOS做PUN?,VDD 0,VDD,VDD |VTp|,S,S,D,D,VGS,NMOS管产生“强零”而PMOS器件产生“强1” 输出电容最初被充电至VDD。在放电时，一个NMOS器件将输出一直下拉至GND，而一个PMOS只能把输出拉低到VTp为止，此时PMOS关断并停止提供放电电流。因此NMOS管适于用在PDN中。,15,标准单元,16,CMOS特性,全摆幅，高噪声容限 输出高电平- Vdd, 输出低电平-GND 无比电路 输出和晶体管尺寸比例无关 低输出阻抗 输出和电源地总有通路 高输入阻抗 输入有SiO2隔离，输入电流几乎为0 静态功耗极小 稳定状态下无电源地直流通路,17,开关模型,A,Req,A,NAND2,INV,NOR2,为了分析延时，每个晶体管都模拟成将一个电阻与一个理想开关相串联。 逻辑门被变换成一个包括内部节点电容在内的等效RC电路。,18,Transistor sizing for speed,19,复杂CMOS门电路的晶体管尺寸计算,20,NAND4 and its RC model,21,Elmore delay model,22,输入模式对延时的影响,输出由低变高 一个输入变低 delay = 0.69 Rp CL 两个输入都变低 delay = 0.69 (Rp/2) CL 输出由高变低 两个输入都变高 delay = 0.69 (2Rn ) CL 延时和输入方式有关,B,Rn,23,仿真结果,A=B=10,A=1, B=10,A=1 0, B=1,time ps,NMOS = 0.5m/0.25 m PMOS = 0.75m/0.25 m CL = 100 fF,24,扇入和扇出,扇出表示连接到驱动门输出端的负载门的数目N。 增加一个门的扇出会影响它的逻辑输出电平。从模拟放大器中我们知道，通过使负载门的输入电阻尽可能的大（也就是使输入电流最小）并保持驱动门的输出电阻较小（即减小负载电流对输出电压的影响），可以使这一影响减到最小。 当扇出较大时，所加的负载会使驱动门的动态性能变差。为此许多通用单元和库单元都定义了一个最大扇出数来保证该单元的静态和动态性能都能满足规定的技术要求。,一个门的扇入定义为该门输入的数目。扇入较大的门往往比较复杂，这常常会使静态和动态特性变差。,25,扇入对延时的影响,D,C,B,A,D,C,B,A,CL,C3,C2,C1,RC分布 (Elmore delay model) tpHL = 0.69 (R1C1+(R1+R2)C2+(R1+R2+R3)C3+(R1+R2+R3+R4)CL),传输延时随着输入个数的增多快速上升,R1,R2,R3,R4,26,延时与扇入,扇入,传播延时,假设一个反相器的扇出固定。tpLH是扇入的线性函数，而下拉电阻和负载电容（随输入数）同时增加，从而使tpHL近似呈平方关系地增加。扇入大于或等于4时门将变得太慢，因此必须避免。,27,延时与扇出,28,快速逻辑设计方法(1),逐级加大晶体管尺寸 如果扇出为主要负载 M1M2M3.MN 降低起主要作用的电阻 电容的增加保持一定范围 可提高性能20%以上 缺点：在实际的版图中不那么简单，常常由于设计规则方面的考虑迫使设计者不得不将晶体管距离拉开，从而使内部电容增加。这有可能抵消掉调整尺寸所得到的所有收益！,InN,In1,In2,In3,M1,M2,M3,MN,29,快速逻辑设计方法(2),调整晶体管顺序 关键路径上的晶体管靠近输出，假设信号in1为关键信号,In1,In2,In3,M1,M2,M3,In3,In2,In1,M1,M2,M3,关键路径,关键路径,charged,1,01,charged,charged,1,延时取决于CL, C1 and C2的放电时间。,延时取决于CL的放电时间,1,1,01,charged,discharged,discharged,30,快速逻辑设计方法(3),优化逻辑结构 延时和扇入呈平方关系,31,快速逻辑设计方法(4),降低电压摆幅 Tp = 0.69(3/4(CLVSwing)/IDSAT) 可线性降低延时，还可以降低功耗 但输出电压变低，会使后级电路变慢 可用灵敏放大器放大输出（存储器设计中常用）,32,快速逻辑设计方法(5),级联优化 插入BUFFER隔离扇入扇出,33,提高CMOS组合逻辑性能 调整输入模式 控制扇入扇出个数 逐级加大MOS管尺寸 降低输出电压摆幅 级联优化,34,CMOS逻辑功耗,电压摆幅 物理电容 翻转概率,35,翻转的统计特性,输入并不总是均匀分布的 以2输入NOR门为例 pa为A=1的统计概率 pb为B=1的统计概率 p1 =(1- pa)(1- pb) 输出在一个周期中为0的概率 p0 =1- p1 在下一个周期中为1的概率,不同的信号统计概率导致不同的翻转概率，也就决定了不同的动态功耗,36,信号相关性,外部信号的统计概率相对难以预知 但内部信号经常有相关性,信号相关性使电路输入信号的统计概率的计算更加复杂,37,虚假翻转,虚假翻转产生额外功耗 严重的会产生毛刺,38,如何降低翻转概率,逻辑重组,链形比树形具有较低的开关活动性。但是树形结构没有任何毛刺活动性。,39,如何降低翻转概率,输入排序,推迟输入具有较高翻转率的信号（即信号概率接近0.5的信号）是有利的。简单地把输入信号重新排序常常可以达到这个目的。,40,如何降低翻转概率,均衡信号路径减少毛刺,对毛刺敏感的电路,消除毛刺的电路,使信号路径长度匹配可以减少毛刺 所标注的数字表示信号到达的时间,41,有比逻辑电路（P192）,有比逻辑试图减少一个给定逻辑功能所需要的晶体管数目。 在有比逻辑中，整个PUN被一个无条件的负载器件所替代。,由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以该电路称为有比电路。这不同于像互补CMOS这样的无比逻辑类型，后者的高低电平与晶体管的尺寸无关。,简单的负载器件,伪NMOS门,42,电阻负载,43,伪NMOS逻辑,减少PMOS数量，缩小面积 电压特性 VOH = VDD VOL和PMOS/NMOS比例有关 如何获取较小的VOL?,44,PMOS尺寸对VTC的影响,*伪NMOS,一个较大的上拉器件虽然提高了性能，但是由于增加了VOL而使静态功耗增加和噪声容限减小。,45,有比逻辑存在的问题,电压摆幅不够 对后级电路速度产生影响 存在静态电流 功耗是个大问题 VOL和tpLH存在矛盾 如何解决？ DCVSL逻辑门（P195）,46,传输门逻辑,另一种不同于互补CMOS的普遍使用的电路是传输管逻辑，它通过允许原始输入驱动栅端和源漏端来减少实现逻辑所需要的晶体管数目。 图中的AND门需要4个晶体管（包括反相B所需要的反相器），而用互补CMOS实现则需要6个晶体管。减少器件的数目也有降低电容的额外优点。 但是一个NMOS器件在传输0时很有效，但在上拉一个节点至VDD时性能却很差。,47,CMOS传输门,48,XOR,对于B1，晶体管M1和M2的作用如同一个反相器，传输门关断，FAB 对于B0，M1和M2不起作用，传输门工作，FAB,需6个MOS管 而CMOS需12个MOS管,49,动态CMOS逻辑