《微处理器的时序》PPT课件.pptVIP

8086的主要操作功能：,1. 系统的复位和启动操作,5. 最大工作模式下的总线请求/授权,2. 总线操作,3. 中断操作,4. 最小工作模式下的总线保持,2.5 8086微处理器的时序,2.5 8086微处理器的时序,时序（Timing）是指信号的高低电平（有效或无效）变化及信号相互间的时间顺序关系。,总线时序描述CPU引脚如何实现总线操作,CPU时序决定着系统各部件间的同步和定时,什么是总线操作？,什么是总线周期？,何时有总线周期？,如何实现同步？,2.5.1 系统的复位与启动,当8086在RESET引脚上检测到一个脉冲的上升沿时,它将停止正在进行的所有操作,处于初始化状态,直到RESET信号变低。,图2.12 复位操作时序,宽度至少为4个时钟周期,高阻状态,低电平,:高电平,8086CPU复位后总线信号：,三态输出线,非三态输出线,无效,AD15-AD0,A19/S6-A16/S3,ALE、HLDA、QS0、QS1：,RQ/GT1,RQ/GT0,CPU复位时8086/8088各个内部寄存器的值：,由于复位后CS为FFFFH,IP为0000H,所以启动时就会从主存地址0FFFF0开始执行指令。,在这个地址单元中存放着一条无条件转移指令，将程序转移到系统程序的入口处。,执行系统相关程序，经过7个时钟周期后系统启动并正常工作。,CPU通过总线完成与存储器、I/O端口之间的操作。,总线操作：,时钟周期：,又称为一个“T”状态，是微处理器工作的最小时间单位。,指令周期：,执行一条指令所需要的时间。,总线周期：,完成一次对存储器或I/O端口的操作所需要的时间。,总线读操作：,总线写操作：,CPU从存储器或者外设端口读取数据。,CPU把数据写入存储器或者外设端口。,时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；纵轴上是有关操作的引脚信号随时间发生变化的情况。,2.5.2 最小模式系统总线周期时序,总线操作是指CPU通过总线对内存和外设的各种操作,8086的总线操作主要有：,存储器读、I/O读操作,存储器写、I/O写操作,中断响应操作,总线请求及响应操作,2.5.2 最小模式系统总线周期时序,总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程。,1.读/写总线周期,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,AD15AD0,A15A0,输入数据,A19A16,S6S3,READY,（高电平）,M/IO*,RD*,存储器读总线周期,T1状态输出20位存储器地址A19A0，M/IO*输出高电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址(定性描述！),T2状态输出控制信号RD*,T3和Tw状态检测数据传送是否能够完成,T4状态前沿读取数据，完成数据传送,I/O读总线周期,DI0DI1DI2DI3DI4DI5DI6DI7OE,DO0DO1DO2DO3DO4DO5DO6DO7STB,DI0DI1,DO0DO1,DI7OE,DO7STB,数据,数据,OE,STB,ALE,AD0AD1AD2AD3AD4AD5AD6AD7,AD8,AD9,AD15,AD16AD17AD18AD19BHE,8282,图 锁存器和 的连接,2.6A,8282,8086,8086,8282,8282,图2.6B 8286收发器和8088的连接,（1） T1状态： (地址节拍),1. M/IO有效，指出CPU将对内存还是I/O接口进行操作。 2. A19A0上出现地址信号。 3. ALE上出现正脉冲信号，利用其下降沿锁存地址。 4. DT/R变低电平，数据收发器处于接收状态 5. BHE信号有效，高八位数据总线上的信息可以使用。,定量分析！,（2） T2状态：（准备节拍）,6.地址信号消失，AD15AD0变为高阻态，为读入数据做准备。 A19/S6A16/S3及BHE/S7上输出状态信号S7S3。 7. DEN 变为低电平，允许数据收发器进行数据传送 8. RD变为低电平，RD信号发给被地址信号选中的存储单元或I/O端口, CPU将进行读操作。,（3） T3状态：（数据节拍）,9. 内存单元或者I/O端口将数据送到数据总线上，CPU通过AD15AD0接收数据。,（4） TW状态：（等待节拍）,10. CPU在T3状态开始的下降沿对READY信号进行采样，若为低电平，则在T3之后插入等待状态TW，在TW状态的下降沿继续进行READY信号采样，直到信号为高电平后，才执行完当前TW状态，进入T4状态。,（5） T4状态： （采样、结束节拍）,11. 在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据。 12. DEN在T4状态的中间变为高电平，数据收发器与总线断开。,例： 假设 (DS )=3000H, (BX)=500CH, (3500CH)=9AH 执行 MOV AL, BX ,执行部分 控制电路,SS,ES,DS,内部暂存器,ALU,AH,AL,BH,BL,CL,DH,DL,CH,SP,BP,DI,SI,AX,BX,DX,CX,16位,20位,16位,执行部件（EU）,总线接口部件（BIU）,指令队列缓冲器,地址加法器,1MB内存,标志,输入/输出 控制电路,通用寄存器,专用寄存器,22200H,2200H,2000H,CS,IP,MOV AX, 1234H,12H,34H,T4,T3,T2,T1,ALE,CLK,A19/S6A16/S3,AD15AD0,A15A0,输出数据,A19A16,S6S3,READY,（高电平）,M/IO*,WR*,存储器写总线周期,T1状态输出20位存储器地址A19A0，M/IO*输出高电平，表示存储器操作；ALE输出正脉冲，表示复用总线输出地址,T2状态输出控制信号WR*,T3和Tw状态检测数据传送是否能够完成,T4状态前沿读写数据，完成数据传送,I/O写总线周期,插入等待状态Tw,同步时序通过插入等待状态，来使速度差别较大的两部分保持同步,在读写总线周期中，判断是否插入Tw,1. 在T3的前沿检测READY引脚是否有效,2. 如果READY无效，在T3和T4之间插入一个等效于T3的Tw ，转第1步,3. 如果READY有效，执行完该T状态，进入T4状态,2.总线保持,系统工作在最小模式时,如果CPU以外的其它模块(如DMA)需要占用总线,就会向CPU提出请求;,CPU收到请求后,如果同意让出总线使用权,就会向请求模块发出响应信号,此时请求模块占用总线;,请求模块用完总线后将总线控制权还给CPU。,图2.14 最小模式系统中总线保持请求与响应时序（自学）,2.5.3 最大模式系统总线周期时序(自学),图2.15 最大模式系统读