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文档简介

CPU设计分享,天津大学二队,冯桥 黄敬 马泽雄 王建宇,设计结果,经典五级流水 8KB Cache 32项 TLB,尝试操作系统失败,内核,数据通路参考计算机系统设计,内核,内核,内核,有一些冗余译码 大量的前推影响主频,性能方面的设计缺陷,关键路径： 使用前推到译码阶段的数据判断是否跳转，进而决定取指阶段的下址。,Cache结构,两路组相联 LRU替换法 连续Hit不暂停,19,7,6,Dcache时序,Icache时序,Cache实现：状态机,TLB,组合逻辑实现 32项全项联结构 页表大小4KB,一个朴素的合MIPS规定的TLB,软件工作（cache模拟）,未加cache 只加icache 加icahe和dcache,设1分,4.02分,26.4分,以 index 7位 offset 6位为例,估算： 未加cache周期数 = inst总数*26 + 总写入数*26 (设一行有n个字长) 加icache的周期数 = inst总数 + instLoad行数 *(25 + n) + data读取数*26 +data写入数*26 都加的周期数 = inst总数 + 总Load行数*(25 + n) + 总写回行数*(25 + n),软件工作（其他）,对性能测试Trace的除法指令计数 本来考虑了几种除法策略 但是除法占比
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