河北大学二队 压缩

,计算机系统能力培养大赛 决赛展示,河北大学二队 蔡纪良 韩思元 李宝奎 韩晓峰,01,02,03,CPU设计,冲突解决与例外处理,AXI总线和Cache,CONTENTS,目 录,04,性能提升尝试,设计,CPU设计,01,CPU设计,冲突解决与例外处理,性能提升尝试,1 整体设计,七级流水架构 指令Cache和数据Cache 多周期乘除法 支持精确异常 初赛最高频率：110MHZ 初赛得分：46.18,AXI总线和Cache,CPU设计,冲突解决与例外处理,性能提升尝试,基本介绍,基于大赛基础指令集规范，共计57条指令和部分中断例外 采用七级流水线 采用哈佛结构，指令和数据访问端口分离 支持小端字节序存储模式 含有32个32位整型通用寄存器，6个32位特殊寄存器,AXI总线和Cache,CPU设计,冲突解决与例外处理,性能提升尝试,基本介绍,支持数据相关消除、流水线暂停、延迟转移等流水线技术 实现部分CP0寄存器，并支持包括软中断的精确例外处理 采用固定地址映射（FMT）机制 实现SRAM接口和SRAM-AXI转换桥将CPU封装为AXI接口 实现组相联I-Cache和D-Cache以提高处理器的访存性能,AXI总线和Cache,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,2 CPU系统结构,PC,ICache,Decode,Regfile,ALU,DCache,ExceptionFlag,CP0,Mul Div,Hi Lo,设计,冲突解决与例外处理,02,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,问题：数据冲突 解决：重定向,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,问题：部分冲突不能用重定向解决 办法：阻塞刷新流水线,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,问题： 例外处理 解决：阻塞和刷新流水线,支持6个硬件中断 支持2个软件中断 支持6种例外处理,冲突解决与例外处理,设计,AXI总线和Cache,03,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,CPU内核采用SRAM接口 根据状态机编写SRAM-AXI转换桥(myBridge) 支持读写并行操作 支持Burst传输,SRAM接口,SRAM接口,AXI接口,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,设计Cache的动机,大赛性能测试 SoC 环境的挑战 AXI-RAM 固定读/写延迟 对于七级流水线处理器 巨大的性能拖累 访存延迟（尤其是取指高延迟）待解决 Cache的优势 功能全面，应对各种复杂取指/访存情况 符合当代通用处理器的解决方案 能充分利用 AXI 接口的 burst 传输特性,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,2019/9/29,15,Cache位置：CPU片内 哈佛架构：指令 & 数据双Cache 数据存放载体：块存储IP核 异步读：读操作为组合逻辑,32KB容量 / 两路组相联 LRU替换策略 封装为AXI接口,Cache的设计概述,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,2019/9/29,16,在命中的情况下，CPU可在一个周期读出数据，不用阻塞流水线 在指令Cache未命中的情况下，指令Cache会向AXI端发出读请求 在数据Cache未命中的情况下。 发生块替换时，如果有脏位，将该Cache块写回内存，再把新块调入Cache 把块直接调入Cache,2019/9/29,16,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,分设指令Cache与数据Cache 两路组相连映射机制 采用LRU最近最少置换算法 dataCache采用写回法 规格：32KB，256行，每一行2块，每一块有16个指令或数据,2019/9/29,17,设计,性能提升尝试,04,CPU设计,冲突解决与例外处理,性能提升尝试,AXI总线和Cache,2019/9/29,19,将由下降沿访存改为上升沿访存 优化组合逻辑块删除冗余