FPGA结课论文-基于FPGA_CPLD数控脉冲宽度调制信号发生器实现

FPGAFPGA 结课论文结课论文 学院：信息工程学院学院：信息工程学院 专业：电子信息工程专业：电子信息工程 班级：班级：1010 级级 2 2 班班 姓名：王君姓名：王君 学号：学号：10671182411067118241 1 前言前言 随着电子技术的发展，人们的生活水平和质量不断提高，生活设备的智能 化程度也越来越高，这些都离不开电子产品的进步。现代电子产品在性能提高、 复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越 快， 实现这种进步的主要因素是生产制造技术和电子设计技术的发展。前者以微 细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集 成数千万个晶体管。后者的核心就是 EDA 技术，EDA 是指以计算机为工作平台， 融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子 CAD 通用 软件包，主要能辅助进行三方面的设计工作：IC 设计,电子电路设计,PCB 设计。 本次设计是基于 FPGA/CPLD 数控脉冲宽度调制信号发生器实现， 该系统主要 模块有：时钟产生电路模块、JTAG 编程连接模块、电源电路模块，通过连线将 各个模块进行连接成最小系统，系统精简，实现方便且功能强大，比起传统的信 号发生器有着比较明显的优势。 本设计立足系统可靠性及稳定性等高技术要求，采用 FPGA 芯片实现数控脉 冲宽度调制信号发生器的 FPGA/CPLD 设计，其电路设计比较简单，外围电路少， 易于控制和检查，较传统的分离元件实现方式有着明显的优势，尤其是其设计电 路实现周期，其抗干扰及调试过程都很简单。 FPGAFPGA 介绍介绍 FPGA(FieldProgrammable Gate Array)可以达到比 PLD 更高的集成度，它 是在 PAL、GAL、EPLD 等可编程器件的基础上进一步发展起来的，具有更复杂的 布线结构和逻辑实现。PLD 器件和 FPGA 的主要区别在于 PLD 是通过修改具有固 定内连电路得逻辑功能来进行编程，而 FPGA 是通过修改一根或多根分割宏单元 的基本功能块的内连线的布线来进行编程。它一般由可嵌入式阵列块（EAB） 、逻 辑阵列块（LAB） 、快速互联通道(Fast Track)、IO 单元（IOE）组成。 Altera Cyclone II 采用全铜层、低 K 值、1.2 伏 SRAM 工艺设计，裸片尺 寸被尽可能最小的优化。采用 300 毫米晶圆，以 TSMC 成功的 90nm 工艺技术为基 础，Cyclone II 器件提供了 4,608 到 68,416 个逻辑单元（LE） ，并具有一整套 最佳的功能，包括嵌入式 18 比特 x18 比特乘法器、专用外部存储器接口电路、 4kbit 嵌入式存储器块、锁相环（PLL）和高速差分 I/O 能力。Cyclone II 器件 2 扩展了 FPGA 在成本敏感性、大批量应用领域的影响力，延续了第一代 Cyclone 器件系列的成功。 由于 FPGA 是基于查找表（LUT）结构的器件，且每个 LAB 由 10 个 LE 组成， 一个 LE 由 LUT 和寄存器组成，适合于时序逻辑电路的设计。 1 1 设计内容设计内容 设计一个能够均匀输出给定占空比的脉冲宽调制信号，通过两个可加载 8 位计数器 lcnt8.v 实现本设计。若初始时 D 触发器输出为高电平时， U1 不能加 载 A，若已复位只能完成 0 到 255 的加计数，在计到 255 时产生输出 cao1，经反 相后异步清除 d 触发器，经反相后，ld1 变高，使 u1 完成加载 A，但只能保持加 载状态，直到 u2 计数完成，产生 cao2 使 d 触发器输出高电平，ld1 变低，u1 开始从 A 的加计数，计到 255 后，产生输出 cao1，经反相后异步清除 d 触发器， 如此循环。D 触发器输出高电平使 u2 加载，但持续的高电平维持加载使 u2 计数 状态维持在 B，只有当 d 触发器清除后，u2 开始从 B 的加计数，计到 255 后产生 输出 cao2，使 D 触发器输出为高电平，如此循环。 此设计选用的是 8 位的计数器进行加计数功能，从 0 加到 255。计数器是数 字系统中用的较多的基本逻辑器件，它的基本功能是统计时钟脉冲的个数，即实 现计数操作，它也可用与分频、定时、产生节拍脉冲和脉冲序列等。例如，计算 机中的时序发生器、分频器、指令计数器等都要使用计数器。 计数器的种类很多。 按构成计数器中的各触发器是否使用一个时钟脉冲源来 分， 可分为同步计数器和异步计数器； 按进位体制的不同， 可分为二进制计数器、 十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加 法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。 程序： A、代码顶层：模块 pwm_gn.v /PWMgenerator module d(clk,rst_n,a,b,pwmout,ld1,ld2,cao1,cao2,pwmint);/pwm_gn input clk;/system clock input rst_n;/reset input 7:0 a;/pulse width control input input 7:0 b;/pulse width control input 3 inout reg ld1; inout reg ld2; output pwmout; output cao1,cao2;/only for observation, can be removed wire cao1; wire cao2; reg pwmout; inout pwmint; reg pwmint; /intantiate two loadable 0255 counter lcnt_8 u1_lcnt8( .clk(clk), .rst_n(rst_n), .ld(ld1), .d(a), .cao(cao1); lcnt_8 u2_lcnt8( .clk(clk), .rst_n(rst_n), .ld(ld2), .d(b), .cao(cao2); /two loadable counter control and reloading control always(posedge cao2 or posedge cao1) begin if (cao1=1b1) begin pwmint0;x-); void Key_Scan() if(KEY1 = 0) delay(20); while(!KEY1); T_H_N+; if(T_H_N =99) T_H_N =99; if(KEY2 = 0) 6 delay(20); while(!KEY2); T_H_N-; if(T_H_N = 1) T_H_N = 1; if(KEY3 = 0) delay(15); while(!KEY3); IN1=IN1; IN2=IN2; void Motor_Init() ENA = 0; IN1 = 1; IN2 = 0; void Timer0_Init() TMOD=0X12; TH0=(256-50); TL0=(256-50); /TH1=(65535-T_H)/256; /TL1=(65535-T_H)%256; EA=1; ET0=1; TR0=1; void main() uchar k3,k2,k1,k0; Timer0_Init(); Motor_Init(); while(1) k2=T_H_N/10;k3=T_H_N%10; k1=0;k0=0; 7 msplay(k0,2); msplay(k1,3); msplay(k2,4); msplay(k3,5); Key_Scan(); void timer0() interrupt 1 TR0=0; /TH0=(65536-50)/256; /TL0=(65536-50)%256; T_H_N1-; if(0=T_H_N1) ENA=0; T_H_N1=1; T_N1-; if(T_N1=0) ENA=1; T_N1=100; T_H_N1=T_H_N; TR0=1; void msplay(uchar y1,uchar y2) ldata = x1y1; dula=1; dula=0; delay(1); ldata = x3y2; wela=1; wela=0; delay(1); ldata = 0x00; dula=1; dula=0; delay(1); ldata = 0x0ff; wela=1; 8 wela=0; delay(1); 2 2 仿真结果仿真结果 A=12，B=12 的输出波形 A=136，B=128 的输出波形 3 3 总结总结 本设计采用 EDA 技术，通过 FPGA 芯片实现了数控脉冲宽度调制信号发生器 的设计，本文采用 Verilog 硬件描述语言来说明电路，完成对电路的功能仿真。 通过 D 触发器及两个可加载 8 位计数器 lcnt8.v 实现本设计。 与传统的设计方式 相比，本设计由于采用了 FPGA 芯片来实现，它将大量的电路功能集成到一个芯 片中，并且可以由用户自行设计逻辑功能，提高了系统的集成度和可靠性。 硬件描述语言 HDL 是相对于一般的计算机软件语言， 如： C、 PASCAL 而言的。 HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功 能、电路结构和连接方式。设计者可利用 HDL 程序来描述所希望的电路系统，规 定器件结构特征和电路的行为方式； 然后利用综合器和适配器将此程序编程能控 9 制 FPGA 和 CPLD 内部结构， 并实现相应逻辑功能的的门级或更底层的结构网表文 件或下载文件。目前，就 FPGA/CPLD 开发来说，比较常用和流行的 HDL 主要有 ABEL-HDL、AHDL 和 VHDL。 在本次设计中，我们完成本系统设计的要求及功能。在设计开始前我们对各 个模块进行了详细的分析和设计准备工作，设计过程中，我们相互协调，积极参 与完成各个技术实现的难点。 通过本次设计，我们在对 EDA 这门技术上有了更深刻的认识，也从实践的例 子中去感受到了 EDA 设计给我们设计带来的改变与进步。 我们不仅掌握软件的使 用，与此同时，我们还对电子设计的思路有了更多的认识。通