基于FPCA+DSP+ARM的信号处理通用硬件平台设计.doc

基于FPCA+DSP+ARM的信号处理通用硬件平台设计 洪峰 （中国电子科技集团第三十八研究所，安徽合肥230031） 【摘要】通常来讲，一个完整的信号处理系统硬件平台由多个品种的板卡组成，各自完成相对独立的任务。介绍了一种基于FPGA、DSP、ARM处理器的信号处理硬件平台，在单块板卡上实现雷达整个信号处理流程，此平台可以用于通道少、体积小、重量轻、造价低的小型雷达。 关键词fpga;dsp；arm TheDesignOfCommonSignalProcessingHardwarePlatformBasedOnFPGA,DSP&ARM ZHANGHong-feng (The38thResearchInstituteofCETC,HefeiAnhui230031,China) 【Abstract】Generallyspeaking,awholesignalprocessingsystemismadeupofdifferentkindsofboards,andeveryboardaomplishitsownfunctionindependently.ThisarticleintroducesahardwareplatformbasedonFPGA,DSP,andARM.Withthissingleboard,wecanachievethedesignofentiresignalprocessingsystem.Thisplatformcanbeusedinothersmallradarswhichonlyhaveoneortwochannels,notsobig,lightandlowcost. 【Keywords】FPGA;DSP;ARM 0引言 随着集成电路自身的不断发展、器件尺寸的不断缩小、集成度的不断提高、多种工艺水平的突飞猛进，将整个雷达信号处理系统集成到一块板卡上变得可能。在某些情况下，诸如总体的系统设计方案在性价比上、结构上、重量上有着特殊的考量，寄希望数字处理端在完成系统功能的前提下，尽量能减少板卡的种类、数量。在这里，我们提出一种以高端大规模可编程逻辑器件（FPGA）、高性能专用DSP芯片、以及ARM模块为架构的硬件一体化平台，基于此平台，我们可以完成通道少、数据率相对不高的雷达信号处理系统设计。 1硬件平台设计方案 硬件平台设计初期，设计师首先需要根据系统技术参数具体分析所需的资源，比如fpga的内部逻辑资源是否足够丰富、对外接口I/O是否够用、DSP的运算能力是否达到实时处理的要求、ARM的主频是否能够完成实时的数据处理等等，同时还要考虑到本系统在未来3到5年不至于被淘汰，设计师经过综合考量，选出一套切合实际的硬件解决方案。本篇的硬件方案为：Altera公司的FPGA（EP4SE360）、ADI公司的TS201、以及盛博研发的ARM3471核心模块。图1给出了本平台的实物图： 下面依次按照FPGA设计、DSP设计、以及ARM设计做逐一介绍。 1.1FPGA设计 1.1.1器件介绍 本硬件平台选择的FPGA为EP4SE360，为Altera公司第四代高性能超大规模逻辑器件，其内部逻辑资源如下： 等价逻辑单元（LE）为353,600, 自适应逻辑模块（ALM）为141,400；寄存器为282,880； M9K存储器模块为1,248个； M144K存储器模块为48个； 嵌入式存储器为18,144kbits； 18*18乘法器为1040个； 用户可自定义的UserIO为744个； 工作核电压为0.9v，功耗较低； 以前，完成雷达信号处理系统设计需要多片FPGA级联才能够实现，而目前单片EP4SE360即可完成数字脉压、MTD滤波器、恒虚警、杂波图、滑窗检测等等设计。 1.1.2FPGA硬件设计 在本设计方案中，FPGA作为整个整个设计的核心模块，在系统的设计方面起着重大的意义，极大的增加了系统的灵活性。FPGA和其他器件的交互原理图如下图： Fpga的外围电路包括一片ADSP-TS201、一块ARM核心模块以及四片SRAM。 Fpga和TS201的具体连接关系为：1）64bit的双向地址传输、32bit的地址总线以及读写使能等；2）两对链路口，每个链路口都是由4位双向查分数据线和另外3个控制信号构成；3）其他的连接信号包括：外部中断、SDRAM控制信号、FLASH控制信号、外部口DMA控制信号、复位信号等等。 FPGA和ARM之间的具体连接关系为：32bit的互联数据总线，16bit的地址总线以及读写控制信号等等； FPGA与每片SRAM之间具体连接关系为：36位的数据线、21位的地址线，以及对应的读写控制信号等等； 在剩余的IO分配上，主要是和其他分系统间互联互通管腿，同时预留了一些管脚作为测试引脚。 1.2TS201设计 1.2.1TS201概述 ADSPTS201采用超级哈佛结构，静态超标量操作适合多处理器模式运算，可直接构成分布式并行系统和共享存储式系统，用于大的信号处理任务和通信结构优化。主要性能如下： 最高工作主频可达600Mz，支持单指令多数据（SIMD）操作，3.6GFLOPs峰值浮点处理能力；支持IEEE32位、40位浮点数据格式和8位、16位、32位和64位定点数据格式；外部总线宽度为64bit，速度最高为125MHz；可以提供1GB/SDE数据吞吐能力，4路Link通道，每个通道的传输速率最高为600MB/s；4条128位的片内数据总线与6个4Mb的内部RAM相连；32位的地址总线提供4G的统一寻址空间。 1.2.2TS201外围电路设计 应用ADSP-TS201进行外围电路设计时，有一些特别需要注意的地方，如电源设计、时钟设计、JTAG接口等等。下面就这几个方面进行讨论。 ）电源设计 ADSP-TS201处理器共有4组电源，分别是核电源、模拟PLL电源、内部DRAM电源、IO电源，并且在不同的工作频率下供电要求不尽相同。因此设计电源的时候奥选择符合电压电流要求的电源。另外ADSP-TS201电源管脚需要旁路电容去偶。在PCB设计时需要注意。 2）时钟设计 ADSP-TS201有2个时钟参考电压管教，SCLK_VREF1和SCLK_VREF2，这两个管教应该连在一起，为系统时钟供电电压的一半。SCLK1和SCLK2是时钟输入端，最大系统时钟是核时钟的1/4。同时SCLK也为外部接口总线提供时钟。ADSP-TS201内部有一个PLL，通过设置SCLKRATE20引脚将SCLK倍频到所需的核时钟。在设计过程中，为了保证时钟的同步，可以采用时钟驱动芯片，可以同时输出多路时钟，为外围的SDRAM提供系统时钟。 3）JTAG接口 ADSP-TS201JTAG仿真器是一个14pin的母头，第3脚为NC（notconnect），在调试过程中，使用仿真器的时候，必须拔出来。在JTAG接口设计时要注意以下方面：正确的上拉下拉电阻，数据（tdi，tms，tdo，trst，emu）驱动、时钟驱动如IDT74系列的驱动芯片。 4）ADSP-TS201外围电路 （1）ADSP-TS201与SDRAM接口 ADSP-TS201处理器有一个专用的SDRAM接口，可以实现与标准SDRAM6Mb，64Mb，128Mb，256Mb，512Mb的无缝连接。支持1024，512，256的页面长度，通过对SDRCON寄存器的编程可实现页面长度的选择，同时SDRAM占用TS201的外部存储空间寻址，通过设置/MSSD30来确定SDRAM的地址空间范围。 本设计选用的SDRAM是W332M64V-125SBI。 （2）ADSP-TS201与FLASH接口 本文设计的硬件系统需要将FLASH连接在TS201的外部总线上，典型的sch设计如图4所示。 （3）TS201与FPGA的接口在FPGA硬件设计部分已做了详细介绍。 1.3ARM模块设计 本设计平台选择的盛博科技提供的SAM-3471。如图5所示。该型ARM产品适合于军用、控制设备、多媒体、终端、医疗电子、汽车电子、手持设备等应用的RISC核心模块。采用intel基于XScale构架处理器，尺寸大小仅仅80mm*55mm。 SAM-3471的主要特性 xScale处理器（主频416M/216M可选） 低功耗、高性能的多媒体平台 丰富的接口，包括：串口、100M网口，USBHOST接口、USBdevice接口、显示接口、ac97接口、触摸屏接口，扩展键盘接口、cf卡接口、sd卡接口、sim卡接口。 硬件设计师在具体逻辑图设计时，只需参照厂家提供的参考sch电路绘制ARM模块和底板的接口，无需深究ARM模块内部的架构。软件设计师依照任务需求，在linux系统下开发应用程序。 2结语 本文介绍了一种基于FPGA、DSP、ARM为架构的信