毕业设计（论文）-基于双积分ADC的设计.doc

宁夏大学新华学院本科学位论文摘 要由于数字电子技术的迅速发展，尤其是数字计算和信号处理技术在医疗成像、仪器仪表、通讯等领域的广泛应用，用数字电路处理模拟信号的情况口益普遍。所以模拟信号数字化是信息技术的发展趋势，而模数转换器(ADC)在其中扮演着重要角色。 文章首先介绍了ADC在现代电子技术中的起源、发展、地位、作用和技术前景。也对ADC的参数进行了介绍和评述，同时介绍了几种常见结构的模数转换技术，比较了不同结构模数转换器的优缺点，最终选择了双积分结构的ADC作为研究重点。论文从基本原理开始，通过分析双积分ADC的系统结构特点和其结构中的非理想特性，对双积分ADC中的各个模块进行分析、设计和优化。对于模拟部分，根据ADC性能指标要求，通过对ADC的误差分析，得到了运放的增益和带宽约束。数字方面，与传统时序逻辑器件相比，采用了简洁的元件组合来实现逻辑功能，节省了芯片面积和功耗。本设计已流片，文章在此基础上介绍了实际芯片的应用及简单测试结果，并在应用上对重要注意事项进行了分析说明，最后得出了结论。关键词:模数转换器；双积分；运算放大器；数字控制逻辑II AbstractWith high-speed development of digital technology, especially the increasing use of digital computing and signal processing technology in applications such as medical imaging, instrumentation and telecommunications, it is becoming common to deal with analog signal with digital circuits. So digitalizing analog signal is the trend of information technology, in which ADC plays an important role.Firstly, this thesis introduces appearance, development, function and technical prospect of ADC in the modern electronic technology. The thesis aslo states the Meanwhile, several kinds of ADC system and their characteristics are studied in this thesis. Then choose the duel-slope ADC as an object to study. Beginning with the principle of the duel-slope ADC, the thesis analyzes its function and characteristics then puts the system into some sub-modules to further research. The operational-amplifiers constraints of gain and bandwidth can be deduced by analyzing the error of the ADC. While in the digital part, it is been aborded some components to realize the same logic function comparable to traditional circuit, which saves the areas and depletion of the chip. The author finishes the measurement of the ADC and the typical application design, and introduces the application notes. Finally the conclusion comes out.Key words: Analog-to-digital converter; Duel-slope; Op amplifer; Digital control目录第1章 绪论11.1 ADC的发展及应用11.2 本设计的目的及意义11.3 本文所做的工作2第2章 ADC的体系结构32.1 现阶段主要ADC简介32.1.1积分型ADC32.1.2 逐次逼近型ADC42.1.3 流水线型ADC52.2 芯片的系统规划62.2.1 模拟部分系统结构62.2.2 自动校零技术原理9第3章 模拟部分的设计103.1 CMOS运放的实现103.1.1 运放的性能参数103.1.2 运放性能对系统的影响113.1.3 运放的选取与仿真分析123.1.4 缓冲器和积分器133.2 比较器的设计143.2.1 比较器的特性153.2.2 比较器的性能对系统的影响173.2.3 比较器的仿真193.3 模拟CMOS开关203.4 模拟部分仿真21第4章 数字逻辑的实现224.1 数字系统中各模块的实现224.1.1触发器和锁存器224.1.2 控制逻辑模块234.2 计数器模块234.3 整个数字系统仿真244.4 芯片的典型应用和关键元器件的选择264.5 测试结果26第5章 结论28参考文献29致谢3030第1章 绪论随着集成工艺的日臻成熟和转换器结构设计的不断发展，混合型集成ADC和DAC所包含的集成电路的比重也逐渐上升。开始时，转换器中所包含的器件都是分立的晶体管，元件几乎全部采用薄膜或厚膜工艺制作。后来逐渐引入了单片集成运算放大器等集成电路。接着，单片低位集成化转换器被引入到混合型集成高位ADC和DAC的设计中。1.1 ADC的发展及应用 ADC(模数转换器)的出现起源于模拟信号与数字信号之间的传递和处理。自上世纪30年代末期，电话的出现引起了人们对编码调制的研究。然而直到上世纪50年代，高速数字计算机、航空设备和导弹遥感勘测系统等的出现才引起了人们对ADC的关注。从60年代中期开始，构成ADC的基本功能单元电路已逐步实现集成化，所以ADC就由一些基本的功能单元块外加一些必要的元件来组装，代替了完全由分立元件、器件组装的方法，在一定程度上简化了组装结构【1】。1971年诞生了第一块单片式高位集成化DAC，标志着集成ADC和DAC进入了工业化的新阶段【2】。此后在国际上，集成ADC和DAC几乎以与微处理相同的速度发展。因此，不久以后，单片式ADC和DAC就成为转换器发展的主流。随着SOC的出现，将ADC作为一个单独的模块集成到数字系统电路中已经逐渐成为一个趋势，将CMOS工艺应用于集成电路设计是一个巨大的进步，相比于传统的双极型工艺，CMOS工艺具有低成本、低功耗和高集成度的特点，加上CMOS工艺的器件尺寸可以按比例缩小，而尺寸的缩小也不断提高了MOSFET器件的速度，对于深亚微米的工艺更是如此，这就使得CMOS技术逐渐在模拟电路中占据主导地位【3】。随着CMOS工艺的不断发展和进步，CMOS技术已被证明是实现SOC的最佳选择。 目前根据ADC的分辨率、转换速率以及功耗等指标，大致可将ADC划分为积分型ADC、逐次逼近型ADC、流水线型ADC、闪烁型ADC等。随着计算机技术、通信技术和微电子技术的高速发展，信息技术已渗透到军事、民用领域的各个角落。高速、高分辨率ADC和DAC已经成为现代先进的电子设备或电子系统中不可或缺的重要组成部分【4】。它广泛应用于雷达、声纳、高分辨率视频和图像显示、军事和医疗成像、高性能的控制器与传感器、数字化仪表、各种检测控制系统以及包括无线电话和基站接收机在内的数字通讯系统等领域。以通信领域为例:进入21世纪后，第二代移动通信将对语音、图像、数据等多媒体提供比第一代、第二代更优的服务，这就对模拟电路提出更宽频带和更大动态范围要求。对于ADC转换而言，也就是更高的转换速率和更低的系统噪声。现在，第三代通信已经成为高速、高分辨率、低功耗、低成本ADC发展的主要推动力。目前己有为第三代通信而研发的采样频率达到300MSPS-400MSPS的ADC 。这种ADC的输入采样/保持放大器具有超过1GHz的带宽【5】。1.2 本设计的目的及意义在以上列举的几类ADC中，积分型ADC中的双积分ADC应用非常广泛。它主要由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的表达式与时钟频率无关，其转换精度只取决于参考电压。此外，由于输入端采用了积分器，所以对交流噪声的干扰有很强的抑制能力:能够抑制高频噪声和固定的低频干扰(如50Hz或60Hz)，适合在嘈杂的工业环境中使用。这类ADC分辨率高，可达22位，还具有功耗低、成本低等特点。大量应用于低速、精密测量等领域，如现有工业、民用仪器仪表中。1.3 本文所做的工作本文分析了双积分ADC系统的组成及实现原理，理解系统的各项性能指标，研究分析了各种系统架构的特点并确定了系统结构。设计了一款四位半(相当于14位精度)双积分ADC芯片，并在士5V电源、3微米金属栅CMOS工艺下进行了流片。从系统分析、电路设计与仿真到芯片的测试的各个部分都给出了较为详细的论述。在电路设计方面，包括了ADC的模拟部分的设计与仿真和数字部分的逻辑验证。其中，模拟部分的电路设计直接决定了整个ADC系统的性能好坏，是设计的重点内容。仿真工具采用了Candence环境下的Hspice仿真器。第2章 ADC的体系结构ADC的发展趋势像普通模拟集成电路（IC）的发展趋势一样向高速、高精度和低功耗发展。对ADC的电路结构设计来说，提高速度，自然要牺牲分辨率和功耗;提高精度或分辨率，要牺牲转换速度和功耗;降低功耗，则要相应降低速度和分辨率。2.1 现阶段主要ADC简介ADC的速度、精度和功耗二者之间是相互矛后、相互制约的。在系统应用中，如何选择适当类型和技术指标的ADC即如何对SAP进行权衡，必须从ADC的电路结构入手。另一方面，在对高速ADC的电路进行设计时，如何对其SAP进行权衡又依赖于制造工艺的参数匹配【6】。下面介绍几种现阶段主要的ADC在速度、精度和功耗之间分别占有什么优势。2.1.1积分型ADC积分型ADC中最常用的是双积分ADC，也叫双斜率ADC。如图2-1所示为双积分ADC的结构图正向积分器数字控制器计数器二进制输出Vin-VrefVintVth进位输出12 图2-1双积分ADC的结构这种结构的主要优点是消除了转换过程对斜率的线性度的依赖。最初，Vint=0输入被采样并保持(在这种方法里，vin必须是正的)。转换过程从复位正积分器开始，它对一个正电压(没有表示出来)进行积分直到积分器的输出等于比较器的阀值电压Vth。接着开关1闭合，Vin在NREF时钟周期内进行积分。其中，T是时钟周期。在NRFF计数结束时，计数器的进位输出被送至开关2并使-VREF被送到积分器。因为-VREF是一个常数，所以积分器开始按照固定的斜率进行负积分。当Vint小于Vin时，计数器停止，二进制数被转换成码字。图2-2给出了转换过程。VinVinVinVREF+VthNREFTT1=NREFTVinVinVinResetT2T2T2To(start)图2-2双积分ADC转换过程波形NOUT是NREF的一部分，它与Vin和VREF的比值有关。与比较器的闽值电压、积分器的斜率或时钟速率无关，因此它是一种非常精确的转换方法。2.1.2 逐次逼近型ADC顾名思义，逐次逼近(Successive Approximation)型ADC实质上是一种二进制搜索算法。尽管实现逐次逼近式ADC的方式千差万别，但其基本结构非常简单，如图2-3所示。数模转换器输出寄存器转换寄存器+-VREFVin输出图2-3逐次逼近ADC结构图这种转换器包括一个比较器、一个DAC和数字控制逻辑。数字控制逻辑的作用是:根据比较器的输出，顺序地决定每一位的值。为了说明转换过程，假设转换器是单极性的。转换周期从对需要转换的模拟输入信号采样开始。接着，数字控制电路假设MSB是1,所有其它位都是0。这个码字被加到DAC上，DAC将产生一个0.5VREF的模拟信号。然后用此信号和采样的模拟输入Vin进行比较。如果比较器输出高电平，则数字控制逻辑将MSB置为1。如果比较器输出低电平，则数字控制逻辑将MSB置为0。这就完成了逐次逼近的第一步。这时MSB的值已经得到。然后“猜测”次高位为1，其余位为0，并和已知的MSB为组成码字再次加到DAC上，再次将输入的采样信号与加上了这个码字的DAC的输出进行比较。如果比较器为高电平，则证明第二位是1。如果比较器是低电平则证明第二位是0。这个过程以此方式进行直到码字的所有位都被逐次逼近所确定。2.1.3 流水线型ADC 流水线(Pipeline )型ADC的基本思想是将总体上转换精度平均分配到每一级，再将每一级的转换结果进行合并，就可以得到最终的转换结果。如图2-4所示。虽然从输入信号的开始处理到输入信号被完全转换需要一段延迟时间，但是由于每级之间都采用了采样保持电路对输入信号进行保持，并且在各级信号输出之后对结果进行存储和延迟，这就保证了流水线结构的ADC在各个时钟周期每级都可以同时进行信号转换，从而使ADC在每个时钟周期都可以输出一组转换结果。VinSTAGE1STAGEM-1STAGEMVinVoutADCDAC8bits级间增益电路8bits8bits图2-4流水线ADC系统框图从上图可以看出，流水线的每一级结构完全相同，功能完全一致，都是由采样保持电路、子ADC、子DAC和级间增益电路组成，高度的模块化有利于流水线ADC的具体实现，使得设计者的负担大大减轻。对于每一级内部而言，输入的模拟信号经采样保持电路后，在保持周期，由子ADC对保持信号进行量化，得到校正前的N比特数字信号。然后用采样保持电路保持的模拟输入信号减去由子DAC将N比特数字结果转换为模拟量得到差值信号，将此差值信号放大，送入下一级作为下一级的输入信号。在M级流水线结构中，这样的过程将重复M次。为了克服采样保持电路和各级子ADC的内部失调误差以及各种非线性误差，需要采用数字校正技术进行校正。2.2 芯片的系统规划本论文的目的是设计一个高精度四位半CMOS双积分ADC芯片，即显示读数范围是-19999+19999。主要的功能特性包括: (1)每次A/D转换之前，内部电路都自动进行调零操作，具有自动极性转换。 (2)输入时钟频率120KHz，每个测量周期含40000个时钟，因此转换速率约为3次/s。(3)满量程在士19999个字(约2V)范围内，相当于14位二进制数，转换精度高。(4)对输入模拟信号有过(欠)量程标志输出，零点在常温下长期稳定。(5)输出为动态扫描BCD码，对外提供六个输入输出控制信号。(6)采用SV电源供电，外部提供1V基准电压。2.2.1 模拟部分系统结构模拟部分由场效晶体管开关、缓冲器、积分器和比较器组成。为了说明芯片的模拟部分工作过程，具体可以分解为四个阶段:自动校零阶段(Auto-Zero Phase)信号积分阶段(Signal-Integrated Phase)解积分阶段(De-Integrated Phase)以及积分器回零阶段(Zero-Integrated Phase)。下面依次介绍这四个阶段的详细工作情况。 (1)自动校零阶段如图2-5所示，正常工作下该阶段维持9800个时钟，但当读数溢出后的下一个周期内该阶段会缩短为3800个时钟。在该阶段内，内部输入信号高低端IN HI和1N LO与引脚断开，并与模拟地(ANALOG COMMON)相连接，同时基准电压(Vref)对基准电容(Cref)进行充电，此时比较器的输出被反接到积分放大器的负输入端形成一个闭环通路，这就迫使自动调零电容(CAZ)被充电至所需要的电压，该电压正好抵消了缓冲器、积分器和比较器三个放大器的失调电压。在以后的各阶段中，相当于一个模拟存储器用于保持失调为零所需的电压。至此，自动调零精度基本上只受系统噪声的限制。-+-+IN HI缓冲器COMIN LOREF HIREF LOCREFRINTCINT比较器积分器CAZ 图2-5AZ阶段电路连接图 (2)信号积分阶段如图2-6所示，该阶段在固定10000个时钟周期内积分。在自动校零阶段结束时，自校零环被打开，内部IN HI和IN LO被连接至外部引脚来接收外来的信号。在固定的时间周期内，这两端的差分信号被积分。差分信号必须在片子的测量范围之内，否则就会溢出，从而跳过后面两个阶段。在该阶段末，积分电容上的电压正比于差分信号和积分时间的乘积。同时积分电压的极性被存入到极性触发器内。-+-+缓冲器COMRINTCINT积分器CAZIN LOREF HIREF LOCREF图2-6INT阶段电路连接图 (3)反积分阶段 如前所述，该阶段是对基准电压进行反积分。积分时间随输入信号大小而变化，表达式为: (2.1)如图2-7所示，在该阶段，IN HI和IN LO被重新从外部引脚上断开，积分器的正向输入端连接到模拟地，IN LO端和模拟地短接以便输出正确的共模电压。INHI连接到先前已充电的CREF上，所记录的输入信号的极性用来选择IN HI是接电容正端还是负端，从而保证积分器的输出极性从新回到零点。因为VREF常数，所以积分器开始按照一固定的斜率进行反积分。输出返回至零点所需的时间正好正比于输入信号的幅度。满度或最大转换值发生在Vid=2VREF时。-+-+缓冲器RINTCINT积分器CAZIN LOCREF图2-7DE阶段电路连接图(4)积分器回零阶段如图2-8所示，在该阶段，内部IN LO依然短接到ANALOG COMMON，比较器输出接到缓冲器输入形成一个内部反馈环，使积分器输出回到零。通常该阶段需要100-200个时钟脉冲，但是若输入信号过大出现溢出时，时钟脉冲将会增加到6200个。-+-+缓冲器COMRINTCINT积分器CAZ图2-8ZI阶段电路连接图从以上的分析中可知一个周期中各个阶段的用时情况，并很容易的知道积分器的输出波形。如图2-9所示，该图更加明确地说明了个阶段的工作情况。AZ阶段9800个时钟INT阶段10000个时钟DE阶段最大20000个时钟ZI阶段200个时钟图2-9理想工作下输入负模拟信号时积分器的输入波形2.2.2 自动校零技术原理 上节提到了自动校零技术，本节将详细讨论自动校零技术的原理。众所周知，输入失调电压是影响ADC系统精度的关键因素。虽然恰当的设计可以消除系统失调(但仍受工艺变化的影响)，但随机失调仍然存在且不可预测。幸运的是，CMOS技术中的失调消除技术可以去除大部分输入失调的影响。因为MOS晶体管输入电阻近似十无穷大，所以在MOS中可以运用这些技术。这一特性允许在晶体管的栅极长期存储电压。所以，失调电压可以测量并存储在电容中，然后与输入相加以消除。第3章 模拟部分的设计模拟部分的电路设计直接决定了整个ADC系统的性能好坏，是设计的重点内容。模拟部分主要包括CMOS运放的实现，比较器的设计，模拟CMOS开关，模拟部分仿真几部分内容。3.1 CMOS运放的实现3.1.1 运放的性能参数运算放大器(简称运放)是许多模拟系统和混合信号系统中的一个完整部分。大量的具有不同复杂程度的运放被用来实现各种功能:从直流偏置的产生到高速放大或滤波。本论文中结合实际情况选用的放大器均为单端输出运放，在此主要介绍单端运放的常用性能指标(1)增益 运放的开环增益确定了使用运放的反馈系统的精度【7】。所要求的增益根据应用可以有四个数量级的变化。如果综合考虑速度与输出电压摆幅这一类参数，则必须知道所需要的最小增益。 (2)单位增益带宽 运放的高频特性在许多应用中起重要作用。当频率增加时，开环增益开始下降，当输出端电压增益下降3dB所对应的信号频率称作单位增益带宽。单位增益带宽是一个很重要的指标，对于正弦小信号放大时，单位增益带宽等于输入信号频率与该频率下的最大增益的乘积，换句话说，就是当知道要处理的信号频率和信号需要的增益后，可以计算出单位增益带宽，用以选择合适的运放。 (3)噪声与失调 运放的输入噪声和失调确定了能被合理处理的最小信号电平。在常用的运放电路中，许多器件由于必须用大的尺寸或大的偏置电流都会引起噪声和失调。管子间适配导致放大器的非零输入失调电压。输入失调电压是用来驱动输出为零的差分输入电压。CMOS运放的输入失调电压一般为1 -20mV 。 (4)输入共模范围 输入共模范围是指直流的共模输入电压范围，对此，在运放的第一级的所有晶体管都工作在正向放大区。 (5)共模抑制比 共模抑制比被定义为运放的差模增益与共模增益的比值。因为使用运放的目的就是抑制共模输出，放大差模输出。所以共模抑制比应越大越好。 (6)电源抑制比 在实际中电源电压并不是恒定的，而是存在微小的波动，在精密应用场合可能不能忽略该微小波动对输出电压的影响。电源抑制比就反映了这一影响，定义为差模增益除以正或负电源增益。 (7)输出阻抗输出阻抗定义为，运放工作在线性区时，两输入端的电压变化量与对应的电流变化量的比值。在低频时仅指运放的输出电阻。本文中所涉及的运放都是运用于缓冲器、积分器和比较器等模块，设计该系统时往往只需要满足其中的几个指标就足够了，因此，在后续仿真中只给出了部分仿真参数。3.1.2 运放性能对系统的影响双积分模数转换器的重点就是其内部的积分器，而积分器的性能当然要看运放。还有，系统中起隔离作用的缓冲器也对系统的性能有影响。下面在讨论运放的性能时都分别对积分器和缓冲器进行了讨论。(1)运放增益对系统的影响缓冲器连接在输入信号和积分电阻之间，理想情况下它应该将输入信号一点不漏的传递到积分电阻端，但实际上这是不可能的，由于它的增益有限性，它会造成一定的误差，而且它造成的误差是很直接的，也就是说，如果信号在经过它以后有1LSB的误差，那么传递到积分器的输入端就己经有1LSB的误差，这时就算积分器完全理想也不能弥补这个误差，所以对它的增益要求较高。根据芯片应用要求，我们需要芯片的输入范围是士2V，对应的输出是20000，从而对应的LSB为0.1 mV。为留一定的裕度，要求缓冲器的输入输出之间的误差不能超过0. 5LSB，也就是50u V即: (3.1)(2)运放带宽对系统的影响 缓冲器的输出直接连接到积分器的输入，所以它的误差就直接反映到数字输出的误差;另外，对于缓冲器来讲，它的主要作用是隔离和传递输入信号，在开关突然导通时要及时的在可以接受的误差范围内将输入信号传递到积分器的输入端。系统工作的时钟周期是80 us，因此对的要求是它的阶跃响应在40(即半个时钟周期)内达到误差允许范围。将缓冲器中的运放等效为一阶传递函数，即: (3.2)则根据反馈原理，有缓冲器的等效传递函数为: (3.3)利用信号与系统知识，缓冲器的阶跃响应为: (3.4)由于我们设计的模数转换器的目标位数为20000，得出的误差范围 (3.5)由于当t=8=8/Ap时满足系统要求，所以缓冲器的带宽为: (3.6)3.1.3 运放的选取与仿真分析运放可以简单地定义为“高增益的差分放大器”，大量具有不同复杂程度的运放被用来实现各种功能:从直流偏置的产生到高速放大或滤波作为模拟系统和混合信号系统中的一个完整部分，多数运放被设计成通用的模块，适用于不同应用的要求。图3-1所示的是运放的原理框图差分跨导级构成了运放的输入级，有时还起到了双端差分输入到单端输出的变换作用。通常整个电路的增益是由差分输入级提供的，它还可以改善噪声性能和降低输入失调。高增益级一般采用反相器实现，当差分输入级没有完成双端到单端的转换时，就由本级来完成。如果该运放需要驱动低阻负载，则在高增益级后接一个输出缓冲级，以降低输出阻抗并增大输出信号摆幅。偏置电路是给晶体管建立合适的静态工作点，而补偿电路则是为了稳定闭环特性。差分跨导级高增益级补偿电路偏置电路输出缓冲级VinpVinnVoutpVoutn图3-1COMS运放原理框图一般说来，对运放的性能要求是:高的开环增益、大的单位增益带宽、高的共模抑制比和大的输入输出摆幅、有足够的相位余量保证运放可以稳定的工作。但是必须清楚的是，某一方面性能的提高是以牺牲其他性能为代价的。因此，有关运放的设计，从最开始就必须清楚各参数之间的折衷关系，这种折衷最终要求在整体设计中进行多方面的综合考虑。在本文中，运放主要用于缓冲器和积分器的构建，因此就要求增益足够大以达到足够的精度，其次要满足足够高的输出摆幅使得后级电路能够正常工作，为了满足系统的精度低噪声也是必须的。经典两级运放具有高增益、高摆幅和低噪声，对于本芯片运放的设计是最为合适的。图3-2所示为两级运放的幅频和相频响应特性曲线图，从图中可以看出低频增益大于90dB，带宽约为1.7MHz，相位裕度约为60完全满足前面的分析所得出的条件。接着图3-3给出了该运放的CMRR仿真曲线，在负载电容为l0pF下得出CMRR120dB。图3-2运放的幅频与相频响应曲线图3-3运放CMRR仿真3.1.4 缓冲器和积分器前面介绍的运放主要用来实现缓冲器和积分器，本节将详细介绍如下。对于该运放构成的前级单位增益缓冲器，由于反馈的作用，具有无穷大的输入电阻，很小的输出电阻。我们所关心的是其输出电压对输入电压的跟随情况。由于器件在制造过程中存在工艺的不匹配以及其它因素的影响，使得实际的失调电压会更大。对于积分器，首先简要介绍其工作原理，如图3-4所示Vin- VoutVin+UoCiciRU1R1R2图3-4积分器的工作原理电容C中电流等于电阻R中的电流: (3.7)输出电压与电容上电压的关系为: (3.8)而电容上电压等于其电流的积分，故 (3.9)在求解t1到t2时间段的积分值时 (3.10)式中，U0(t1)是积分起始时刻的输出电压，积分的终止值是t2时刻的电压。对于积分器的实现，首先要选择好积分电阻R和积分电容C的数值，使得积分时间常数在合适的范围之内，不会太大或太小。由于前级缓冲器将跟随输入信号，即有效测量范围在-2-2V之间，这里选取积分电阻100K，从而对积分电容的充电电流在合适的20uA左右。积分电容C的选取也应该谨慎行事，注意到积分器的输出电压幅度约为: (3.11)上式中积分电流Iint=20uA，积分阶段所用时间Tink=10000/120K=83.3ms（120KHz时钟），而一般情况下积分器输出幅度在3.5-4V左右，重新整理上式并代入数据得到积分电容C=0.47uF。3.2 比较器的设计 在模数转换或其它一些模拟功能模块中，两个模拟信号的比较是非常关键的。高速高精度(8位以上)的比较器是实现这些比较功能的关键单元。随着MOS技术的发展，许多现代数字信号处理器将模拟电路系统和数字电路系统集成在一块芯片上，模拟信号到数字信号的转换是通过模数转换器来实现的。 比较器是将两个模拟信号做比较，将比较的结果传送到后续的数字电路中进行处理，因此广泛的应用十模拟信号到数字信号转换过程中，如模数转换中比较器就是不可缺少的一个部分。比较器的种类己经很多，例如单限比较器和窗口比较器等，都可以按着预期达到一定结果。3.2.1 比较器的特性 对于比较器的性能我们最为关心的问题是它的速度、精度以及失调等问题,下面简要介绍这些指标。(1)精度比较器的精度被定义为 (3.12)其中，Voh Vol分别是比较器输出的高电平和低电平，Av(0)则是比较器的增益，可见A的值越大，比较器的精度就越高，越接近十比较器的理想传输特性。VOUTVOHVOLVP-VNVOUTVOHVOLVP-VNVILVIH理想比较器传输曲线有限增益比较器传输曲线图3-5理想和有限增益比较器传输曲线两个输出状态通常被设定为由比较器驱动的数字电路输入所要求的状态。电平VOH和VOL必须达到后续数字电路要求的VIH和VIL。在CMO S技术中，通常分别为电源电压的70%和30 %。(2)失调电压失调电压被定义为比较器的同相输入端VP和反相输入端VN相连时，VOUT等于零而加的电压的大小，如图3-6所示。VP-VNVohVoutVILVIHVos图3-6包含输入失调电压的传输曲线VIHVILVOHVOLtpV0=Vi=图3-7比较器的传输延时由于比较器的输入电压可以变化，因此比较器的输入电压范围也相当重要，必须谨慎选择以保证比较器能连续分辨出所有输入电压的差值，另外分辨能力，输入失调电压也与共模输入电压的大小有密切关系。(3)传输延时比较器的传输延时定义为从输入激励到输出响应的延时。如图3-7所示。它是输入达到闽值后，其输出状态改变快慢程度的量度，也是ADC系统中转换速度受限制的一个非常重要的参数。在比较器中传输延时的大小随输入幅度大小变化。对于比较器的传输延时到底采用哪种方法进行计算可以有如下判断:对于小信号就用频率响应方程进行计算，而当用SR的方法进行计算所得到的时间大于用频率响应计算得到的传播延时时，则采用SR方法的结果作为传输延时。可以看出，传输延时通常与输入信号幅值、曲线的陡度以及共模值有关。输入信号幅值较大或波形较陡时，其传输时间通常较小。(4)比较器的设计比较器的传输时延始终是我们关注的一个重点指标，NMOS输入管两极开环比较器的电路拓扑结构如下图所示:第一级简单CMOS OTA 第二级 恒流源负载共源放大级图3-8NMOS输入两级比较器3.2.2 比较器的性能对系统的影响 根据双积分模数转换器的工作原理比较器的作用是在反积分的时候检测过零点来判断反积分过程是否结束。为了发挥这个作用，比较器需要足够小的分辨率来识别是否过零，也需要在足够短的时间内将这个判断信号传递到数字部分。当然，还有一点就是它自己的噪声不能影响它过零点的判断，所以对它的要求主要是增益足够大、速度足够快以及噪声足够低。(1)比较器增益对系统的影响对于2V输入信号，要求显示读数20000，因此1LSB=O.1mV，在VoH=2V，VoL=-2V的条件下，根据公式3.12得到比较器的增益至少要达到100dB左右。(2)比较器的带宽对系统的影响比较器的一般应用是开环应用，在这种应用情况下我们一般都根据它的速度来确定其对应的带宽。但是在我们的这个双积分模数转换器系统中，如前所述，在ZI状态时需要将比较器接入闭环，所以在我们的这个应用中，除了考虑前面提到的速度的影响外，还要考虑比较器接入闭环所引起的稳定性问题对其带宽的影响。Vin-+-+-+VDRINT缓冲器VACAZ积分器VC比较器VoutCINT图3-9比较器带宽对系统影响分析原理图在下面对比较器带宽的推到过程中，我们假设缓冲器和积分器都是理想的，并假设比较器的增益为: (3.13) 从Vin到Vout的传递函数为: (3.14)从上式可以看出，该环路增益有两个极点:0和-p设该环路增益的单位增益带宽为则 (3.15)为了保证环路的稳定，最小要有45的相位，则: (3.16)即 (3.17)这就是系统对比较器的要求。3.2.3 比较器的仿真 常用的比较器主要有三种分别是开环比较器、锁存比较器以及二者结合产生的高速比较器。比较器中重要的一类就是对微小的输入电压的变化利用高增益级来实现输出VOH与VOL之间变化。两级未带补偿的运算放大器就是高增益、开环比较器电路的一个很好的实现。它能够提供足够大的电压增益以得到所需要的分辨率，并且由于未加补偿可以使比较器有更大的带宽，从而使响应速度加快。但这些高增益比较器的缺点是传播延时较大。由于本系统所用的比较器应用于低速环境中，因此对于比较器的速度没有过为苛刻的要求，但依然需要很高的增益来满足精度要求，于是采用两级开环比较器是非常合适的，比较器的第一级为差分输入级，在第二级中为了达到高增益使用了共源共栅级。对比较器的仿真如下:由图3-10可见比较器的直流增益为100dB左右，约100000，根据上节所讲的公式可以算出比较器的灵敏度大约为0.1 mV，满足精度要求。为了了解比较器的速度响应，也对比较器进行了传输延时的仿真，如图3-11所示。由此波形图可以看出:上升时延大约为:60ns，下降时延大约为40ns，总的时延平均为50 ns。虽然，性能不是很理想，但功能是基本实现了。图3-10比较器的幅频响应曲线图3-11比较器的延时比较器作为模拟电路中的一个很重要的模块，实现两个数值的比较并把结果传送到后续数字电路中进行处理。从以上仿真结果中可以看出，本论文设计的比较器的增益或分辨率都比较高，带宽适中，适合在低速率的ADC中使用。3.3 模拟CMOS开关在采样保持电路中，高性能的开关对整个系统的性能至关重要。对于CMOS电路而言，采样开关一般工作在线性区。选取合适的采样开关，对于提高整个采样电路的速度和精度意义重大。 如何才能提高采样电路的速度呢?首先需要定义速度的概念。简单而通用的速度度量标准是当开关导通时，输出电压从零上升到最大输入电平所需的时间。理论上这个时间为无限大，因此可以认为输出电压只要在最终值附近的某一误差范围内，输出就达到稳定。因此为了获得较高的采样速度，需要采用小的导通电阻和小的采样电容。这样就得出了对采样开关的要求:一方面，开关的截止电阻尽可能大，以防止漏电流的产生，另一方面，其导通电阻应尽可能小，这就需要采用大宽长比的器件【8】。虽说采用较大宽长比的采样开关有助于采样速度的提高，但是过大的宽长比会导致采样开关的寄生电容的增加，尤其是当采样电容并不是很大的情况下(一般是pF数量级)，具有大的寄生电容开关的开关电路会使电路产生较大的误差，从而导致信号采样精度的降低。一般说来，有二种机制会产生误差，分别是沟道电荷注入、时钟馈通和KT/C噪声【9】。下面重点分析沟道电荷注入对整个设计的影响。由于MOS开关在导通的时候，其栅极和源漏之间构成的MOS电容会存储一定量的电荷，其电荷量可以用下式表示: (3.18)由上式可以看出，MOS管的面积越大，MOS电容也就越大，在一定栅源电压下所存储的电荷也就越多，这样MOS开关在断开的时候对两边的电路所造成电荷误差也就越大【10】。在一般的情况下，如果MOS开关两边的电路完全对称，则注入的两边的电荷量相等，都是Q/2。对于NMOS 而言，向两边注入的电荷是负电荷，而对PMOS 而言，向两边注入的电荷是正电荷。但是，为保证互补开关具有相同的导通电阻，PMOS的面积要比NMOS大，这样PMOS所造成的电荷注入误差也就更大【11】。3.4 模拟部分仿真 前面已经对电路中关键的子模块进行了功能仿真，在确保系统各子模块电路工作正常的基础上，就可以将各个子模块组合其来进行系统级的仿真。在系统级仿真中当对整个ADC作全面测试时，需要的仿真时间很长。因此在仿真时需要对电路作一定的简化，特别时需要将数字电路和模拟电路作分别的仿真。这里首先对模拟部分电路作整体仿真。图3-15模拟部分仿真结果对于数字电路的仿真如图3-15所示，分别给出了在输入电压为1.8V时，模拟部分系统工作时积分器、比较器和缓冲器的输出波形。在0-83ms时为AZ阶段，对积分器、比较器和缓冲器进行自校零，以减小失调电压对系统精度的影响;在83-166ms阶段为信号积分阶段，对输入的1.8V电压进行积分，积分器按一定的斜率向下积分，在基准积分阶段166-328ms时，对基准电压积分，使积分器输出回到零点，并记录该阶段所用时间传送到数字部分输出显示，得到被测电压的读数。第4章 数字逻辑的实现4.1 数字系统中各模块的实现与基本门电路一样，触发器和锁存器是构成时序逻辑电路的基本单元【12】。在本芯片的数字设计中用到了以下几类基本单元:4.1.1触发器和锁存器 (1) D触发器 dff 如图4-1给出了本设计中用到的D触发器的模块图： 图4-1 D触发器模块图(2) 带SET端的D触发器dff set图4-2 带SET端的D触发器模块图(3) 多输出D触发器dffl 图4-3多输出D触发器模块图(4) T触发器 本设计所用到包括T触发器tff和带SET端的T触发器tff set，两者的区别与D锁存器与带SET端的D锁存器的区别相同。（5）锁存器Latch该锁存器采用了两个控制信号ck和ckl分别控制两个开关，从而控制数据传输情况。图4-4锁存器模块图4.1.2 控制逻辑模块 图4-5控制逻辑模块图如图4-5所示为控制逻辑的模块图。该部分的主要功能主要是产生控制信号和分频信号【13】。其中，输入信号为:CLK, data, RIB;输出信号为:b15, b16, fl,f10, f100, f1000, f10000, BUSY, OR, POL, STR, UR。下面简要介绍各信号的功能:CLK是系统时钟输入信号，本仿真中周期设置为40ns，系统时钟信号经过多次分频及组合，产生不同频率的信号fl, f10, f100, f1000, f10000，输入到计数器中作为计数脉冲。RH, BUSY, OR, POL, STR, UR是外部端口输入输出信号。POL的产生是在积分阶段结束瞬间用一个D触发器对输入信号data采样得出的。data是模拟部分比较器的输出信号，该信号是模拟部分唯一输入到数字部分的信号。在控制模块中，通过对该信号进行处理，可以确定结果反积分阶段计数器的计数结果以及反积分的极性。 b15, b16将作为扫描输出序列的脉冲控制信号和多路复用脉冲控制信号。 ctr AZ, ctr INT, ctr DEP, ctr DEN, ctr ZI是对模拟部分