毕业设计（论文）-函数信号发生器的设计与实现.doc

电子信息工程系毕业论文江阴职业技术学院毕业论文课题： 函数信号发生器的设计与实现 专题： 测频显示的设计与实现 专 业 应用电子技术 学生姓名 班 级 学 号 指导教师 完成日期 摘 要数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和其他具有周期特性的信号的频率，而且还可以测量它们的周期。本设计用VHDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，能够测量正弦波、方波和三角波等信号的频率。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用VDHL编程设计实现的数字频率计，除被测信号的整形部分和数码显示部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。AbstractDigital frequency plan is directly in a decimal number to display the measured signal of the frequency of a measuring instrument. It not only can measure sine wave, square wave, triangle wave, sharp pulse signal and the other with periodic characteristics of the frequency of the signal, and still can measure their cycle. This design in CPLD device with VHDL on its digital frequency meter frequency measurement system, to be able to use the decimal digital display measured the frequency of the signal, able to measure the sine wave, square wave and triangle wave and the frequency of the signal. The advantages of small size, high reliability, low power consumption characteristics. Digital frequency plan is a computer, communication equipment, audio video in scientific research production field indispensable measuring instrument. The VDHL programming design and implementation of digital frequency plan, in addition to the measured signal plastic parts and digital display outside part.- II -目 录摘 要IAbstractI目 录I第一章 样机的装接与相应的调试11.1样机的基本原理分析1第二章 设计 技术指标与接口52.1课题设计任务与目的：52.2技术指标52.3 接口5第三章 总体方案73.1 方案分析与选择73.2 课题设计原理分析83.3总体说明9第四章 硬件设计104.1芯片参数介绍104.2放大整形电路114.3 芯片外围电路124.4 数码管电路14第五章 软件设计155.1 测频控制时序图155.2各功能模块介绍155.3各功能模块整合22第六章 开发板上调试246.1显示部分调试246.2测频调试25第七章 PCB设计287.1 原理的设计287.2 封装的选择287.3生成PCB29致 谢31参考资料32附录1源程序33第一章 样机的装接与相应的调试 1.1样机的基本原理分析测频可分为两种回路：内部输入频率的测频和外部输入频率的测频图1-1 外部信号的输入图1-2 内部信号的输入图1-3 按钮上的小红灯亮代表按下对于外部的测频，首先使用者要把信号发生器面板上的EXT按钮按下，使发生器处于外测频的状态上。信号先进入测频电路的放大回路。图1-4 放大回路信号经过场效应管前级的电容滤波，二极管4D1将经过的信号进行限压，使输入信号的电压保持在场效应管的正常工作电压状态下。信号在经过一个高阻抗的场效应管的放大，使的上一级输入信号的峰形更圆润。图1-5 场效应管的栅极和源级经场效应管放大的信号通过4C4的滤波，4R10的分压到达整形与非门的13脚，这一点信号的电流电压的值保持在恒定的值上，能够使整形芯片工作在正常的电压电流下。图1-6整形输入输出（13脚和3脚）由图1-6可看出，信号到达整形芯片时，其信号的下峰已被割去，这就是4R12对电源的分压，使信号保持在一定的电压之上。当输入的信号的电压过大时信号就会经过4R8到达三极管的4Q2的发射极，4Q2发射极的电压大于基极的电压，使得三级管导通，信号经过三极管电阻进行信号电压的减小，使得信号到达整形芯片的13脚的电压电流值保持在额定的状态下。当输入的信号电压过小时，信号到达三极管4Q3的基极，+15V的通过4R11到达4Q3的发射极，设计的三极管4Q3处于放大状态，4Q3的集电极就会产生放大了的信号，但是13脚信号的电压电流都是处于额定的状态下。对于内部的测频，信号就直接经过整形。图1-7 内部信号的输入放大整形后的信号直接输入到分频器74HC4040进行分频。再把分频好的信号通过74HC00进行分频的选择，将选择好的信号输入到89C52进行频率的计算，得到信号的频率。图1-8 分频与测频- 38 -第二章 设计 技术指标与接口2.1课题设计任务与目的：任务：设计一个8位十进制频率计，可完成对教学用信号发生器产生的频率和教学用信号频率的测量，范围从1Hz到2MHz，并显示被测信号的频率。目的：1、掌握数字频率计电路的设计原理，并能够在实际生活中正确应用；2、熟悉EDA技术的应用；3、锻炼自己独立解决问题的能力，学会有效获取有用信息；4、培养团队协作能力2.2技术指标一、显示：以扫描的方式通过八个数码管显示被测信号的频率。二、主要技术性能：1.测量频率范围： 1Hz66MHz；2. 测量频率精确度：低频信号测量误差较大，信号频率大于100Hz后，误差小于1%，信号频率越大，测量越准确。3.测量最大用时：2S2.3 接口图2-1 插针接口本模块共使用两个接口，均为四插针，接口1为信号输入插针，接品2为电源插针。接口1-1为EXT_INPUT，即测外频的时候外频信号的输入端口，与信号发生器的探针相连的；接口1-2为EXT_CTL，即选择测外频信号，由信号发生器上的面板按钮传入；接口1-3为TTL，即内频被测信号输入端口，与前一级的信号产生放大部分相连，可以测出当时输出的信号频率；接口1-4为INT_CTL，即测内频选择信号，和测外频信号选择和同一个按钮相连，按下测外频，弹出测内频;接口2-1为+5V电源板产生的+5V直流电，经过两个稳压块后分别产生+3.3V和+1.5V电压，供给EP1C3T100C8N，使其正常工作；接口2-2为AGND与电源板共地形成回路，排除干扰；接口2-3为-15V，接口2-4为+15V，两个电压均供给放大电路，使其正学工作，使整形管输入端口的信号的幅度基本稳定在正常工作状态，使经过整形后的信号与原信号频率保持不变，让测频的精度更高。第三章 总体方案3.1 方案分析与选择频率测量是电子测量领域的最基本测量，通常频率测量有两种方法: (1) 计 数 法。这是指在一定的时间间隔T内，对输人的周期信号脉冲计数为:N，则信号的频率为F= 1/N。测量的相对误差为1/N x100 。这种方法适合于高频测量，信号的频率越高，则相对误差越小。 (2) 测 周 法。这种方法是计量在被测信号一个周期内频率为Fo的标准信号的脉冲数N来间接测量频率，F=Fo/N。被测信号的周期越长(频率越低)，则测得的标准信号的脉冲数N越大，则相对误差越小。由于本次设计的信号发生器为教学用信号发生器，所以产生的低频信号自身误差就较大，所以频率测量选用计数法，方案一：采用小规模数字集成电路制作被测信号经过放大整形变换为脉冲信号后加到主控门的输入端，时基信号经控制电路产生闸门信号送至主控门，只有在闸门信号采样期间内输入信号才通过主控门，若时基信号周期为T，进入计数器的输入脉冲数为N，刚被测信号的频率为FN/T。方案二：采用单片机进行测频控制单片机技术比较成熟，功能也比较强大，被测信号经放大整形后送入测频电路，由单片机对测频电路的输入信号进行处理，得出相应的数据送至显示器显示。采用这种方案优点是依靠成熟的单片机技术、运算功能较强、软件编程灵活、自由度大、设计成本也比较低，缺点是显而易见的，在传统的单片机设计系统中必须使用许多分立元件组成单片机的外围电路，整个系统显得十分复杂，并且单片机的频率不能做得很高，使得测量精度大大降低。方案三：采用现场可编程门阵列（FPGA）为控制核心采用现场可编程门阵列（FPGA）为控制核心，利用VHDL语言编程，下载烧制实现。将所有器件集成到一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便。 随着数字电子技术的发展，频率测量成为一项越来越普遍的工作，目前许多高精度的数字频率计都采用单片机加上外部的高速计数器来实现，然而单片机的时钟频率不高导致测频速度比较慢，并且在这种设计中，由于PCB板的集成度不高，导致PCB板的走线长，因此难以提高计数器的工作频率。为了克服这种缺点，大提高测量精度和速度，我们可以设计一种可编程逻辑器件来实现数字频率计。EDA技术是以大规模可编程逻辑器件为设计载体，以硬件语言为系统逻辑撕碎的主要方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件设计的电子系统到硬件系统的设计，最终形成集成电子系统或专用集成芯片的一门新技术。其设计的灵活性使得EDA技术得以快速发展和广泛应用。以QuartusII 软件为设计平台，采用VHDL语言实现数字频率计的整体设计。伴随着集成电路（IC）技术的发展，电子设计自动化（EDA）逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。电子设计自动化是一种实现电子系统或电子产品自动化设计的技术，它与电子技术，微电子技术的发展密切相关，它吸收了计算机科学领域的大多数最新研究成果，以高性能的计算作为平台，促进了工程发展。EDA的一个重要特征就是使用硬件描述语言（HDL）来完成的设计文件，VHDL语言是经IEEE确认的标准硬件语言，在电子设计领域受到了广泛的接受。 综合上述分析，方案三为本设计测量部分最佳选择方案，此方方案不仅可以放在信号发生器内测频使用，还可以通过拓展口完成其他项目的测频或者信号发生器内其他部分的电路集成，使信号发生器整体体积更小，精度更高，功耗更小。同时，通过制作此频率计，还可以熟悉现在电子行业较先进的技术，使自己的专业水平有所提高。3.2 课题设计原理分析1、组成框图图2-1频率计原理框图2、工作原理本设计的基本原理是用一个频率稳定的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测频率信号的脉冲个数，即闸门时间为1s。闸门时间可以根据需要取值，大于或小于1s都可以。闸门时间越长，得到的频率值就越精确，但是闸门时间越长，则每次每测一次的间隔就越长。闸门时间越短，测得的频率值刷新的就越快，但测得的频率精度就受影响。一般取1s作为闸门时间。测得频率通过扫描方式在数码管上显示。3、图形元件原理图利用软件QuartusII的图形文件输入法设计频率计的原理图2-2图2-2 图形元件原理图3.3总体说明 本设计采用8个共阳极数码管来显示待测信号的频率的数值，其显示范围从0999999999。使用的芯片型号为EP1CT100C8，使用的晶振为66MHz,所以本设计的测量频率范围为0-66MHz。第四章 硬件设计4.1芯片参数介绍1、Altera EP1C3T100C8N 管脚说明图3-1 管脚说明芯片EP1C3T100C8N共100个引脚，其中VCCINT4个引脚、VCCIO6个引脚、GND10个引脚、信号15个引脚共35个引脚为非用户IO，全局时钟2个引脚，可作为输入口，用户用IO共63个。在分配引脚时，要根据引脚的功能进行合理分配，以免出现不必要的错误，影响测试。2、芯片EP1C3T100C8N参数介绍FPGA配置芯片为EPCS1，EPCS1为FLASH类型存储器，存储空间为1M位（1,046,496bits），EPCS1可以工作在5V或3.3V，在本电路板上EPCS1与FPGA的IO相同工作电压为3.3V。时钟资源为66M有源晶振。下载有两个接口，一个为JTAG,另一个为CONFIG。下载线JTAG连接方式下载程序到FPGA芯片内RAM中，FPGA芯片内的程序掉电后无法保存，JTAG下载方式适合调试程序时使用。如果希望程序永久保存在硬件系统内，则需要通过Config下载接口将程序下载到配置芯片内，配置芯片内的程序掉电可以保存，再次上电后自动装载到FPGA内并由FPGA开始运行。配置按键“CONFIG”按下后，将强制FPGA用配置芯片程序加载到FPGA中。4.2放大整形电路图3-2 放大电路信号经过场效应管前级的电容滤波，二极管4D1将经过的信号进行限压，使输入信号的电压保持在场效应管的正常工作电压状态下。信号在经过一个高阻抗的场效应管的放大，使的上一级输入信号的峰形更圆润。经场效应管放大的信号通过4C4的滤波，4R10的分压到达整形与非门的13脚，这一点信号的电流电压的值保持在恒定的值上，能够使整形芯片工作在正常的电压电流下。信号到达整形芯片时，其信号的下峰已被割去，这就是4R12对电源的分压，使信号保持在一定的电压之上。当输入的信号的电压过大时信号就会经过4R8到达三极管的4Q2的发射极，4Q2发射极的电压大于基极的电压，使得三级管导通，信号经过三极管电阻进行信号电压的减小，使得信号到达整形芯片的13脚的电压电流值保持在额定的状态下。当输入的信号电压过小时，信号到达三极管4Q3的基极，+15V的通过4R11到达4Q3的发射极，设计的三极管4Q3处于放大状态，4Q3的集电极就会产生放大了的信号，但是13脚信号的电压电流都是处于额定的状态下。信号经放大后，输出较稳定的信号，经整形芯片整形后输出较好的方波信号，使测频更加精确。4.3 芯片外围电路1、电源图3-3 电源电源部分包括1片AS2830-3.3和1片AS2830-1.5，电源板提供5V直流电源作为AS2830-3.3，AS2830-1.5输入电源。AS2830-3.3提供3.3V直流电源，作为FPGA的IO电源和开发板上其他设备电源。AS2830-1.5提供1.5V直流电源，作为FPGA的核心供电电源。2、晶振图3-4 晶振芯片使用的是66M有源晶振，因此，该设计测量频率最大值为66MHz。3、下载接口图3-5 下载接口芯片EP1C3T100C8N有两个下载接口，一个为JTAG,另一个为CONFIG。下载线JTAG连接方式下载程序到FPGA芯片内RAM中，FPGA芯片内的程序掉电后无法保存，JTAG下载方式适合调试程序时使用。如果希望程序永久保存在硬件系统内，则需要通过Config下载接口将程序下载到配置芯片内，配置芯片内的程序掉电可以保存，再次上电后自动装载到FPGA内并由FPGA开始运行。配置按键“CONFIG”按下后，将强制FPGA配置芯片程序加载到FPGA中。4、输入输出引脚分布被测信号由IO75脚输入芯片；段码由IO26、IO27、IO28、IO29、IO34、IO35、IO36、IO37八个引脚输出到数码管；位码由IO76、IO77、IO78、IO79、IO84、IO85、IO86、IO87八个引脚输出。同时芯片用户用引脚均由插针引出，方便拓展使用。4.4 数码管电路图3-6 数码管选用的数码管型号为LG3611BH,因为这种数码管体积小，而且引脚封装为两竖排，这样在制作PCB板的时候，数码管的连接比较方便有序。第五章 软件设计5.1 测频控制时序图图4-1测频控制时序图5.2各功能模块介绍1、测频控制信号发生器模块图4-2 测频控制信号发生器图形元件测频模块引脚说明：CLKK:66MHz晶振信号输入端；CNT_EN:计数使能信号输出端；RST_CNT:计数清零信号输出端Load:锁存使能信号输出端；CNT_ENT1:1000Hz扫描控制信号输出端。测频控制信号发生器产生测量的控制时序，是设计频率计的关键。这里控制信号CLK取为1Hz，2分频后就是一个脉宽为1s的时钟信号CNT_EN，用来作为计数的闸门信号。当CNT_EN为高电平时开始计数；在CNT_EN下降沿，产生一个锁存信号LOAD，锁存数据后，还要在下一次CNT_EN上升沿到来之前产生一个清零信号RST_CNT，为下次计数做准备，RST_CNT信号产生的条件为CLK低电平并且CNT_EN为低。信号CLK的频率1Hz的产生是由系统频率分频得到一个1000Hz的扫描输入信号，再将此信号分频得到频率为1Hz的CLK基准信号，从而控制整个电路的运行。程序如下：ARCHITECTURE behav OF kongzhi IS SIGNAL Div2CLK : STD_LOGIC; SIGNAL CLK : STD_LOGIC; -1hz基准信号 SIGNAL COUNTT:integer range 0 to 33000; signal temp:std_logic; SIGNAL COUNTTT:integer range 0 to 499; signal temp1:std_logic; BEGINprocess(CLKK) begin if (CLKKevent and CLKK=1)then if COUNTT=32999 then COUNTT=0; temp= not temp; else COUNTT=COUNTT+1; end if; end if; CNT_ENT1=499 then COUNTTT=0;temp1=not temp1;elseCOUNTTT=COUNTTT+1;end if;end if;CLK=temp1; -1hzEND PROCESS;process(CLK) begin IF CLKEVENT AND CLK = 1 THEN - 1Hz时钟2分频 Div2CLK = NOT Div2CLK; END IF; END PROCESS; PROCESS (CLK, Div2CLK) BEGIN IF CLK=0 AND Div2CLK=0 THENRST_CNT=1; - 产生计数器清零信号 ELSE RST_CNT = 0; END IF; END PROCESS; Load = NOT Div2CLK; -锁存 CNT_EN = Div2CLK; -计数器清零信号END behav;2、计数模块图4-3 计数器图形元件计数模块引脚说明：FSIN：被测信号输入端口；ENABL：计数始能信号输入端口，高电平有效；CLR：计数器清零信号输入端口，高电平有效；t1-t8：计数结果输出端口。本计数器为8位十进制计数器，每一位分别通过四位二进制输出，工作原理为：当ENABL为高电平期间，即计数允许时间，FSIN每当为上升沿时计数器从低位开始加1，若该位大于等于“1010”，则低位清零，高一位加1。计数结果通过t1-t8输出给锁存器锁存等待输出显示。在一次计数结束并且锁存之后，即下一次计数前，会有一个清零信号从CLR端口输入，此时，计数器将上次的计数结果清零，为下一次计数做好准备。程序如下：process(ENABL,CLR,FSIN) begin if FSINevent and FSIN=1 then if ENABL=0 then b1=0000;b2=0000;b3=0000;b4=0000;b5=0000;b6=0000;b7=0000;b8=0000; else if b1=1001 then b1=0000; if b2=1001 then b2=0000; if b3=1001 then b3=0000; if b4=1001 then b4=0000; if b5=1001 then b5=0000; if b6=1001 then b6=0000; if b7=1001 then b7=0000; if b8=1001 then b8=0000; else b8=b8+1; end if; else b7=b7+1; end if; else b6=b6+1; end if; else b5=b5+1; end if; else b4=b4+1; end if; else b3=b3+1; end if; else b2=b2+1; end if; else b1=b1+1; end if; end if; end if; end process; t1=b1;t2=b2;t3=b3;t4=b4;t5=b5;t6=b6;t7=b7;t8numnumnumnumnumnumnumnumnumduanmaoutduanmaoutduanma