Verilog硬件描述语言.ppt

,Verilog硬件描述语言（二）,2,课程内容,一、VerilogHDL运算符二、VerilogHDL语句三、可综合设计,一、VerilogHDL运算符,按功能分：算术运算符、逻辑运算符、关系运算符、缩减运算符、条件运算符、位运算符、移位运算符、拼接运算符等类。按操作数的个数分：单目运算符、双目运算符、三目运算符。,一、VerilogHDL运算符,算术运算符(Arithmeticoperator),+加-减*乘/除%求模,一、VerilogHDL运算符,逻辑运算符（Logicaloperator）,即：信号=条件？表达式1：表达式2；条件成立时，信号取表达式1的值，反之取2。,?,一、VerilogHDL运算符,举例：,一、VerilogHDL运算符,位接运算符,用法：信号1的某几位,信号2的某几位,信号n的某几位,举例：assigncout,sum=a+b+cin;,二、VerilogHDL语句,分类,二、VerilogHDL语句,过程语句：always,always()begin/过程赋值/if-else,case选择语句end,二、VerilogHDL语句,敏感信号类型：(a)(aorb)(posedgeclock)(negedgeclock)(posedgeclkornegedgereset),举例：DFF,moduleDFF(d,clk,reset,q,qb);outputq,qb;inputclk,reset,d;regq,qb;always(posedgeclk)beginif(!reset)beginq=0;qb=1;endelsebeginq=d;qb=d;endendendmodule,二、VerilogHDL语句,特点：,只有两种状态：执行状态和等待状态一般由敏感信号的变化来启动各个always间通过信号线进行通信一个always中只允许描述对应于一个时钟信号的同步时序逻辑always之间是并发执行的,二、VerilogHDL语句,块语句：beginend,总是在always内部按顺序执行,二、VerilogHDL语句,举例：,regqa,qb,qc;always(posedgeclk)beginqa=d;qb=qa;qc=qb;end,二、VerilogHDL语句,赋值语句：,持续赋值语句过程赋值语句,二、VerilogHDL语句,持续赋值语句：,assignc=a,二、VerilogHDL语句,过程赋值语句：,非阻塞赋值“=”阻塞赋值“=”分为两步骤：右式计算、左式更新,二、VerilogHDL语句,非阻塞赋值：,当前语句的执行不会阻塞下一语句的执行语句之间并发执行左式更新在块结束后才进行,二、VerilogHDL语句,阻塞赋值：,当前语句的执行会阻塞下一语句的执行语句之间顺序执行右式计算和左式更新同时进行,举例：,modulenonblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginy=a;b=y;endendendmodule,结果：,举例：,modulenonblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginb=y;y=a;endendendmodule,结果：,举例：,moduleblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginy=a;b=y;endendendmodule,结果：,举例：,moduleblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginb=y;y=a;endendendmodule,结果：,举例：,modulenonblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginy=a;b=y;endendendmodule,结果：,举例：,modulenonblocking(clk,reset,a,b);inputclk,reset;input3:0a;output3:0b;reg3:0b;reg3:0y;always(posedgeclkornegedgereset)beginif(!reset)beginy=0;b=0;endelsebeginy=a;b=y;endendendmodule,结果：,阻塞非阻塞使用原则：,有clock的always进程要使用non-blocking,always(posedgeclkornegedgereset_n)beginif(!reset_n)counter=8b00;elsecounter=counter+1;end,二、VerilogHDL语句,always(seloraorb)begincase(sel)2b00:c=a;2b01:c=b;endcaseend,无clock的always进程使用blocking,二、VerilogHDL语句,二、VerilogHDL语句,continuousassignment使用blocking,一个always进程中不要同时使用blocking与non-blocking,assigny=a,二、VerilogHDL语句,书P286页图8-10错误参考MIT课件,说明：,二、VerilogHDL语句,条件语句：,ifelsecaseendcase,二、VerilogHDL语句,ifelse：,if(表达式)语句1；if(表达式)语句1；else语句2；if(表达式1)语句1；elseif(表达式2)语句2；elseif(表达式3)语句3；elseif(表达式n)语句n；else语句n+1；,二、VerilogHDL语句,特点：,不完整的ifelse容易导致产生latch总是在always内部按顺序执行,二、VerilogHDL语句,Latch与DFF比较：,latch由电平触发，DFF由时钟沿触发latch容易产生毛刺（glitch）,DFF则不易产生毛刺latch消耗的门资源比DFF要少，但耗费的LE资源要多latch将静态时序分析变得极为复杂,二、VerilogHDL语句,caseendcase：,case(敏感表达式)值1：语句1；值2：语句2；值n：语句n；default：语句n+1；endcase,二、VerilogHDL语句,特点：,不完整的caseendcase容易导致产生latch总是在always内部根据敏感量执行,二、VerilogHDL语句,比较：,ifelse带有优先级caseendcase延时小,举例：四位选择器,always(sel)beginif(sel=2b00)out=in0;elseif(sel=2b01)out=in1;elseif(sel=2b10)out=in2;elseout=in3;end,always(sel)begincase(sel)2b00:out=in0;2b01:out=in1;2b10:out=in2;default:out=in3;end,举例：七段数码管显示译码器,moduledecode4_7(decodeout,indec);output6:0decodeout;input3:0indec;reg6:0decodeout;always(indec)begincase(indec)4d0:decodeout=7b1111110;4d1:decodeout=7b0110000;4d2:decodeout=7b1101101;4d3:decodeout=7b1111001;4d4:decodeout=7b0110011;4d5:decodeout=7b1011011;4d6:decodeout=7b1011111;4d7:decodeout=7b1110000;4d8:decodeout=7b1111111;4d9:decodeout=7b1111011;default:decodeout=7b1111111;endcaseendendmodule,三、可综合设计,要点：,不使用初始化语句，不使用任务和函数不使用带有延时的描述不使用for循环在always里面慎用乘法和除法,举例：,moduletest_13(clk,rst_n,data,num);inputclk,rst_n;input12:0data;output3:0num;reg3:0i;reg3:0num;always(posedgeclk)beginif(!rst_n)num=0;elsebeginfor(i=0;i13;i=i+1)if(datai)num=num+1;endendendmodule,结果：,举例：,modulemultip(clk,rst_n,a,b,num);inputclk,rst_n;input7:0a;input7:0b;output15:0num;reg15:0num;always(posedgeclk)beg