Verilog设计初步与入门.ppt

可编程逻辑器件与EDA,第四讲Verilog设计入门,4.1组合电路的Verilog描述,4.1.12选1多路选择器及其Verilog描述,4.1.12选1多路选择器及其Verilog描述,4.1组合电路的Verilog描述,1模块表达,2端口语句、端口信号名和端口模式,4.1组合电路的Verilog描述,4.1.12选1多路选择器及其Verilog描述,moduleMUX21a(a,b,s,y);inputa,b,s;outputy;assigny=(s?a:b);endmodule,3赋值语句和条件操作符,4关键字,5标识符,6规范的程序书写格式,7文件取名和存盘,4.1组合电路的Verilog描述,4.1.12选1多路选择器及其Verilog描述,moduleMUX21a(a,b,s,y);inputa,b,s;outputy;assigny=(s?a:b);endmodule,4.1.24选1多路选择器及其case语句表述方式,4.1组合电路的Verilog描述,moduleMUX41a(a,b,c,d,s1,s0,y);inputa,b,c,d;inputs1,s0;outputy;regy;always(a,b,c,d,s1,s0)begincase(s1,s0)2b00:y=a;2b01:y=b;2b10:y=c;2b11:y=d;default:y=a;endcaseendendmodule,4.1.24选1多路选择器及其case语句表述方式,4.1组合电路的Verilog描述,1reg型变量定义,4.1组合电路的Verilog描述,4.1.24选1多路选择器及其case语句表述方式,（1）Verilog中最常用的两种变量：寄存器型和网线型,（2）模块中涉及的信息必须定义其类型；,（3）默认的变量类型为网线型（wire）；,（4）过程语句中被赋值的变量必须为寄存器型；,选择正确的数据类型,moduletop;wirey;rega,b;DUTu1(y,a,b);initialbegina=0;b=0;#5a=1;endendmodule,moduleDUT(Y,A,B);outputY;inputA,B;wireY,A,B;and(Y,A,B);endmodule,输入端口可以由net/register驱动，但输入端口只能是net,输出端口可以是net/register类型，输出端口只能驱动net,在过程块中只能给register类型赋值,若Y，A，B说明为reg则会产生错误。,in1,in2,O,A,B,Y,双向端口输入/输出只能是net类型,4.1组合电路的Verilog描述,2过程语句,4.1组合电路的Verilog描述,4.1.24选1多路选择器及其case语句表述方式,（1）可用or连接所有敏感信号；,（2）可用逗号（,）区分或连接所有敏感信号；,（3）可用通配符*省略形式给出所有敏感信息；,注：试图通过选择性地列出敏感信号来改变逻辑设计是无效的。,3块语句begin_end,4case条件语句和4种逻辑状态,4.1组合电路的Verilog描述,4.1.24选1多路选择器及其case语句表述方式,case语句使用事项：,case语句是测试表达式与另外一系列表达式分支是否匹配的一个多路条件语句。,Case语句进行逐位比较以求完全匹配（包括x和z）。Default语句可选，在没有任何条件成立时执行。此时如果未说明default，Verilog不执行任何动作。多个default语句是非法的。,重要内容：使用default语句是一个很好的编程习惯，特别是用于检测x和z。Casez和casex为case语句的变体，允许比较无关(dont-care）值。case表达式或case项中的任何位为无关值时，在比较过程中该位不予考虑。在casez语句中，?和z被当作无关值。在casex语句中，?，z和x被当作无关值。,case,：赋值语句或空语句；,：赋值语句或空语句；default：赋值语句或空语句；,case语法：,4.1组合电路的Verilog描述,5并位操作和数字表达,4.1组合电路的Verilog描述,4.1.24选1多路选择器及其case语句表述方式,（1）B二进制；O：八进制；H：十六进制；D：十进制。（不区分大小）,（2）Verilog中只要标明了数制才能确定其二进制位数；,（3）Verilog-2001可定义有符号二进制数；(4b1010与4sb1010为不同）,4.1.34选1多路选择器及其数据流描述方式,4.1组合电路的Verilog描述,1按位逻辑操作符,4.1组合电路的Verilog描述,4.1.34选1多路选择器及其数据流描述方式,2等式操作符,3assign连续赋值语句,4.1组合电路的Verilog描述,4.1.34选1多路选择器及其数据流描述方式,注：assign连续赋值语句中不允许有不同的数据赋给同一变量；（如下将出现错误）。,4wire定义网线型变量,4.1组合电路的Verilog描述,4.1.34选1多路选择器及其数据流描述方式,(1)用wire定义的网线型变量可以在任何类型的表达式或赋值语句中用作输入信号；,4.1组合电路的Verilog描述,4.1.34选1多路选择器及其数据流描述方式,moduleMUX41a(a,b,c,d,s1,s0,y);inputa,b,c,d;inputs1,s0;outputy;wireAT=s0?d:c;wireBT=s0?a:b;wirey=s1?AT:BT;endmodule,用wire定义描述4选1语句,4.1.44选1多路选择器及其if语句描述方式,4.1组合电路的Verilog描述,1if_else条件语句,2过程赋值语句,（1）阻塞式赋值,（2）非阻塞式赋值,4.1组合电路的Verilog描述,4.1.44选1多路选择器及其if语句描述方式,moduleMUX41a(a,b,c,d,s1,s0,y);inputa,b,c,d;inputs1,s0;outputy;reg1:0SEL;regy;always(a,b,c,d,SEL)beginSEL=s1,s0;if(SEL=0)y=a;elseif(SEL=1)y=b;elseif(SEL=2)y=c;elsey=d;endendmodule,用=作为阻塞式赋值语句；,执行完毕立即更新数据；,多条阻塞语句将阻塞后面语句；,用=作为非阻塞式赋值语句；,在块语句执行完毕后才更新数据；,其他语句处于并行执行；,4.1.5加法器及其Verilog描述,1.半加器描述,4.1组合电路的Verilog描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,moduleh_adder(a,b,so,co);inputa,b;outputso,co;assignso=ab;assignco=aendmodule,1.半加器描述,1.半加器描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,moduleh_adder(a,b,so,co);inputa,b;outputso,co;regso,co;always(a,b)begincase(a,b)0:beginso=0;co=1b0;end/使用块语句1:beginso=1;co=1b0;end2:beginso=1;co=1b0;end3:beginso=0;co=1b1;enddefault:beginso=0;co=1b0;endendcaseendendmodule,1.半加器描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,moduleh_adder(a,b,so,co);inputa,b;outputso,co;assignco,so=a+b;endmodule,2.全加器描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,2.全加器顶层文件设计和例化语句,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,modulef_adder(ain,bin,cin,cout,sum);inputain,bin,cin;outputcout,sum;wiree,d,f;h_adderu1(ain,bin,e,d);/位置关联h_adderu2(.a(e),.so(sum),.b(cin),.co(f);/端口关联or2au3(.a(d),.b(f),.c(cout);endmodule,2.全加器顶层文件设计和例化语句,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,h_adderu1(ain,bin,e,d);/位置关联,h_adderu2(.a(e),.so(sum),.b(cin),.co(f);/端口关联,or2au3(.a(d),.b(f),.c(cout);,4.8位加法器描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,moduleADDER8B(A,B,CIN,COUT,DOUT);input7:0A,B;inputCIN;output7:0DOUT;outputCOUT;wire8:0DATA;assignDATA=A+B+CIN;assignCOUT=DATA8;assignDOUT=DATA7:0;endmodule,moduleADDER8B(A,B,CIN,COUT,DOUT);input7:0A,B;inputCIN;output7:0DOUT;outputCOUT;assignCOUT,DOUT=A+B+CIN;endmodule,3.8位加法器描述,4.1组合电路的Verilog描述,4.1.5加法器及其Verilog描述,4.2时序模块及其Verilog表述,4.2.1边沿触发型触发器及其Verilog表述,moduleDFF1(CLK,D,Q);inputCLK,D;outputQ;regQ;always(posedgeCLK)Q=D;endmodule,4.2.2电平触发型锁存器及其Verilog表述,4.2时序模块及其Verilog表述,moduleLATCH1(CLK,D,Q);inputCLK,D;outputQ;regQ;always(D,CLK)if(CLK)Q=D;elseQ=Q;endmodule,4.2.3含异步复位/时钟使能型触发器及其Verilog表述,4.2时序模块及其Verilog表述,moduleDFF2(CLK,D,Q,RST,EN);inputCLK,D,RST,EN;outputQ;regQ;always(posedgeCLK,negedgeRST)beginif(!RST)Q=0;elseif(EN)Q=D;endendmodule,4.2.4同步复位型触发器及其Verilog表述,4.2时序模块及其Verilog表述,moduleDFF2(CLK,D,Q,RST);inputCLK,D,RST;outputQ;regQ;always(posedgeCLK)beginif(RST=1)Q=0;elseif(RST=0)Q=D;elseQ=Q;endendmodule,4.2.5异步复位型锁存器及其Verilog表述,4.2时序模块及其Verilog表述,4.2.5异步复位型锁存器及其Verilog表述,4.2时序模块及其Verilog表述,moduleLATCH3(CLK,D,Q,RST);inputCLK,D,RST;outputQ;assignQ=(!RST)?0:(CLK?D:Q);endmodule,moduleLATCH4(CLK,D,Q,RST);inputCLK,D,RST;outputQ;regQ;always(D,CLK,RST)if(!RST)Q=0;elseif(CLK)Q=D;endmodule,4.2.6Verilog的时钟过程表述的特点和规律,4.2时序模块及其Verilog表述,1、如果将某信号A定义为边沿敏感时钟信号，则必须在敏感信号表中给出对应的表述；但在always过程结构中不能在出现信号A；,2、如果将某信号定义为对应于时钟的电平敏感的异步控制信号，则除了在敏感信号表中给出对应的表述外；在always过程结构中必须明示信号的逻辑行为；,、如果将某信号定义为对应于时钟的同步控制信号，则绝不能以任何形式出现在敏感信号表中；,、敏感信号表中一旦出现边沿表述形式，则不允许出现其他非敏感信号的表述；,.2.7异步时序模块的Verilog表述,4.2时序模块及其Verilog表述,moduleAMOD(D,A,CLK,Q);inputD,A,CLK;outputQ;regQ,Q1;always(posedgeCLK)beginQ1=(A|Q);endalways(posedgeQ1)beginQ=D;endendmodule,.3.14位二进制计数器及其Verilog表述,4.3二进制计数器及其Verilog设计,moduleCNT4(CLK,Q);inputCLK;output3:0Q;reg3:0Q;always(posedgeCLK)beginQ=Q+1;end/assignQ=Q1;endmodule,4.3