阵列除法器的设计.doc

沈阳航空航空航天大学 课课 程程 设设 计计 报报 告告 课程设计名称：计算机组成原理课程设计计算机组成原理课程设计 课程设计题目：阵列除法器的设计阵列除法器的设计 院（系）：计算机学院 专 业：计算机科学与技术 班 级： 学 号： 姓 名： 指导教师： 完成日期：2011年1月14日 沈阳航空航天大学课程设计报告 -I- 目目 录录 第第 1 章章 总体设计方案总体设计方案.1 1.1 设计原理 .1 1.2 设计思路.3 1.3 设计环境 .4 第第 2 章章 详细设计方案详细设计方案.7 2.1 顶层方案图的设计与实现 .7 2.1.1 创建顶层图形设计文件.7 2.1.2 器件的选择与引脚锁定.8 2.1.3 编译、综合、适配.9 2.2 功能模块的设计与实现 .9 2.3 仿真调试 .11 第第 3 章章 编程下载与硬件测试编程下载与硬件测试.14 3.1 编程下载 .14 3.2 硬件测试及结果分析 .14 参考文献参考文献.16 附录（电路原理图）附录（电路原理图）.17 沈阳航空航天大学课程设计报告 -1- 第 1 章 总体设计方案 1.1 设计原理设计原理 阵列除法器的功能是利用一个可控加法减法(CAS)单元所组成的流水阵列 来实现的。它有四个输出端和四个输入端。当输入线 P0 时，CAS 作加法运算； 当 P1 时，CAS 作减法运算。可控加法减法(CAS)单元的逻辑电路图如图 1.1 所示。 图图 1.1 可控加法减法可控加法减法(CAS)单元单元的逻辑图的逻辑图 CAS 单元的输入与输出关系可用如下一组逻辑方程来表示： SiAi (Bi P) C Ci1(AiCi) (Bi P)AiCi 当 P0 时，就得到我们熟悉的一位全加器(FA)的公式： SiAi Bi Ci Ci1AiBiBiCiAiCi 当 P1 时，则得求差公式： SiAi Bi Ci Ci1Ai Bi Bi CiAiCi 其中 Bi Bi 1。 在减法情况下,输入 Ci称为借位输入,而 Ci1称为借位输出。 沈阳航空航天大学课程设计报告 -2- 不恢复余数的除法也称加减交替法。在不恢复余数的除法阵列中，每一行所 执行的操作究竟是加法还是减法，取决于前一行输出的符号与被除数的符号是否 一致。当出现不够减时，部分余数相对于被除数来说要改变符号。这时应该产生 一个商位“0”，除数首先沿对角线右移，然后加到下一行的部分余数上。当部 分余数不改变它的符号时，即产生商位“1”，下一行的操作应该是减法。 本实验就采用加减交替的方法设计阵列除法器。图 1.2 所示的就是 8 位除 8 位不恢复余数阵列除法器的逻辑原理图。 图图 1.2 4 位除位除 4 位阵列除法器位阵列除法器 沈阳航空航天大学课程设计报告 -3- 1.2设计思路设计思路 不恢复余数阵列除法器是用一个可控加法/减法(CAS)单元所组成的流水阵列 来实现的。 由图 1.2 可知，被除数 x=0.x7x6x5x4x3x2x1，它是由顶部一行和最右边的对 角线上的垂直输入线来提供的。 除数 y=0.y7y6y5y4y3y2y1，它沿对角线方向进入这个阵列。这是因为，在除 法中将所需要的部分余数保持固定，而将除数沿对角线右移。 商 q=0.q7q6q5q4q3q2q1，它在阵列的左边产生。 余数 r=0.00r6r5r4r3r2r1，它在阵列的最下一行产生。 最上面一行所执行的初始操作一定是减法。因此最上面一行的控制性 P 固定 置成“1” 。减法是用 2 的补码运算来实现的，这时右端各 CAS 单元上的反馈线 用作初始的进位输入，即最低位加“1”。每一行最左边的单元的进位输出决定 着商的数值。将当前的商反馈到下一行，我们就能确定下一行的操作。由于进位 输出信号指示出当前的部分余数的符号，因此，它将决定下一行的操作将进行加 法还是减法。 对不恢复余数阵列除法器来说，在进行运算时，沿着每一行都有进位(或借位)传 播，同时所有行在它们的进位链上都是串行连接。 阵列除法器的设计采用原理图设计输入方式，经编译、调试后形成*.bit 文件 并下载到 XCV200 可编程逻辑芯片中，经硬件测试验证设计的正确性。 1.3 设计环境设计环境 （1）硬件环境硬件环境 伟福伟福 COP2000 型计算机组成原理实验仪型计算机组成原理实验仪 COP2000 计算机组成原理实验系统由实验平台、开关电源、软件三大部分组 成实验平台上有寄存器组 R0-R3、运算单元、累加器 A、暂存器 B、直通/左移/右 移单元、地址寄存器、程序计数器、堆栈、中断源、输入/输出单元、存储器单元、 微地址寄存器、指令寄存器、微程序控制器、组合逻辑控制器、扩展座、总线插 孔区、微动开关/指示灯、逻辑笔、脉冲源、20 个按键、字符式 LCD、RS232 口。 沈阳航空航天大学课程设计报告 -4- COP2000 计算机组成原理实验系统各单元部件都以计算机结构模型布局，清 晰明了，系统在实验时即使不借助 PC 机，也可实时监控数据流状态及正确与否, 实验系统的软硬件对用户的实验设计具有完全的开放特性，系统提供了微程序控 制器和组合逻辑控制器两种控制器方式， 系统还支持手动方式、联机方式、模 拟方式三种工作方式，系统具备完善的寻址方式、指令系统和强大的模拟调试功 能。 XCV200XCV200 实验板实验板 在 COP2000 实验仪中的 FPGA 实验板主要用于设计性实验和课程设计实验， 它的核心器件是 20 万门 XCV200 的 FPGA 芯片。用 FPGA 实验板可设计 8 位 16 位和 32 位模型机。 XCV200 相应管脚已经连接好配合 FPGA 实验板的 PC 调试软件可方便地进 行各种实验。U3 IDT71V016SA 是 64Kx16 位存储器能保存大容量的程序。C0- C5 D0-D5 是 12 个 7 段数码管用于显示模型机内部的寄存器总线数值，在设计 时可将需要观察的内部寄存器总线等值接到这些 7 段管上直观地观察模型机运行 时内部状态变化。A0-A7、B0-B7 是 16 个 LED 发光二极管用于显示模型机内部 的状态例如进位标志零标志中断申请标志等等。K0(0-7)-K4(0-7)是四十个开关用 于输入外部信号，例如在做单步实验时这些开关可用来输入地址总线值数据总线 值控制信号等。T6B595 是 7 段数码管的驱动芯片，74HC1649 是串转并芯片， 用于接 16 个 LED。 （2）EDA 环境环境 Xilinx foundation f3.1 设计软件设计软件 Xilinx foundation f3.1 是 Xilinx 公司的可编程期间开发工具，该平台(如图 1.3 所示)功能强大，主要用于百万逻辑门设计。该系统由设计入口工具、设计实现工 具、设计验证工具三大部分组成。 沈阳航空航天大学课程设计报告 -5- 图图 1.3 Xilinx foundation f3.1 设计平台设计平台 设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言 （HDL）编辑器、LogiBLOX 模块生成器、Xilinx 内核生成器等软件。其功能是： 接收各种图形或文字的设计输入，并最终生成网络表文件。设计实现工具包括流 程引擎、限制编辑器、基片规划器、FPGA 编辑器、FPGA 写入器等软件。设计 实现工具用于将网络表转化为配置比特流，并下载到器件。设计验证工具包括功 能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进 行检验，并详尽分析各个时序限制的满足情况。 COP2000 仿真软件仿真软件 COP2000 集成开发环境是为 COP2000 实验仪与 PC 机相连进行高层次实验 的配套软件，它通过实验仪的串行接口和 PC 机的串行接口相连，提供汇编、反 汇编、编辑、修改指令、文件传送、调试 FPGA 实验等功能，该软件在 Windows 下运行。OP2000 集成开发环境界面如图 1.4 所示。 沈阳航空航天大学课程设计报告 -6- 图图 1.4 COP2000 计算机组成原理集成调试软件计算机组成原理集成调试软件 沈阳航空航天大学课程设计报告 -7- 第 2 章 详细设计方案 2.1 顶层方案图的设计与实现顶层方案图的设计与实现 顶层方案图实现阵列除法器的逻辑功能，采用原理图设计输入方式完成，电 路实现基于 XCV200 可编程逻辑芯片。在完成原理图的功能设计后，把输入/输出 信号安排到 XCV200 指定的引脚上去，实现芯片的引脚锁定。 2.1.1 创建顶层图形设计文件创建顶层图形设计文件 顶层设计采用了原理图设计输入方式，图形文件主要由可控加法减法(CAS)单 元构成， 是由 64 个 CAS 模块组装而成的一个完整的设计实体。可利用 Xilinx foundation f3.1 ECS 模块实现顶层图形文件的设计，顶层图形文件结构如图 2.1 所 示。 图图 2.1 阵列除法器顶层文件结构图阵列除法器顶层文件结构图 图 2.1 所示的阵列除法器的顶层文件结构是由一个阵列除法器通过 Xilinx foundation f3.1 封装后构成,其中 X0X1X2X3X4X5X6 X7 为被除数， Y0Y1Y2Y3Y4Y5Y6Y7 为除数，P 为加减控制端（1 为减法，0 为加法） ， Q0Q1Q2Q3Q4Q5Q6Q7 为商，R0R1R2R3R4R5R6R7 余数。其电路原理如图 2.2 所 沈阳航空航天大学课程设计报告 -8- 示。 图图 2.2 阵列除法器电路原理图阵列除法器电路原理图 2.1.2 器件的选择与引脚锁定器件的选择与引脚锁定 （1）器件的选择）器件的选择 由于硬件设计环境是基于伟福 COP2000 型计算机组成原理实验仪和 XCV200 实验板，故采用的目标芯片为 Xilinx XCV200 可编程逻辑芯片。 （2）引脚锁定）引脚锁定 把顶层图形文件中的输入/输出信号安排到 Xilinx XCV200 芯片指定的引脚上 去，实现芯片的引脚锁定，各信号及 Xilinx XCV200 芯片引脚对应关系如表 2.1 所示。 表表 2.1 信号和芯片引脚对应关系信号和芯片引脚对应关系 图形文件中的输入图形文件中的输入/输出信号输出信号XCV200芯片引脚信号芯片引脚信号 X0P33 X1P34 X2P35 X3P36 X4P38 X5P39 X6P40 沈阳航空航天大学课程设计报告 -9- X7P41 Y0P56 Y1P55 Y2P54 Y3P53 Y4P50 Y5P49 Y6P48 Y7P47 RIP63 Q0P147 Q1P152 Q2P178 Q3P184 Q4P185 Q5P203 Q6P111 Q7P110 R0P78 R1P93 R2P99 R3P107 R4P108 R5P109 R6P124 R7P125 2.1.3 编译、综合、适配编译、综合、适配 利用 Xilinx foundation f3.1 的原理图编辑器对顶层图形文件进行编译，并最 终生成网络表文件，利用设计实现工具经综合、优化、适配，生成可供时序仿真 的文件和器件下载编程文件。 2.2 功能模块的设计与实现功能模块的设计与实现 阵列除法器的底层设计包括 64 个可控加法减法(CAS)模块，这个可控加法 减法(CAS)模块由 2 个或门、3 个异或门和 2 个与门逻辑组合成电路实现。 可控加法减法(CAS)模块逻辑图如图 2.3 所示。 沈阳航空航天大学课程设计报告 -10- 图图 2.3 可控加法减法可控加法减法(CAS)单元逻辑图单元逻辑图 为了在为能在图形编辑器（原理图设计输入方式）中调用可控加法减法 (CAS) 芯片，需要把它封装，可利用 Xilinx foundation f3.1 编译器中的如下步骤 实现：Tools=Symbol Wizard=下一步。PI、BI、AI、CI 为 4 个输入信号， BO、PO、CO、SO 为 4 个输出信号。其元件图形符号如图 2.4 所示。 图图 2.4 控制器元件图形符号图控制器元件图形符号图 对创建的控制器模块进行功能仿真，验证其功能的正确性，可用 Xilinx Foundation f3.1 编译器 CAS 模块实现。按照表 2.2 的输入信号进行仿真，仿真 结果如图 2.5 所示。 表表 2.2 仿真数据理论结果仿真数据理论结果 输入信号输入信号输出信号输出信号 沈阳航空航天大学课程设计报告 -11- AIBIPICICOPOSOBO 11111101 00010010 10011000 10000010 图图 2.5 CAS 功能仿真波形结果功能仿真波形结果 将仿真结果与由仿真表 2.2 中的输出信号的理论之相比较，发现仿真结果正 确，所以可控加法减法(CAS) 模块设计正确。 2.3 仿真调试仿真调试 仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功 能仿真方法对设计的电路进行仿真。 （1）建立仿真波形文件及仿真信号选择）建立仿真波形文件及仿真信号选择 功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设 置参数（以一组数据为例） ，选定的仿真信号和设置的参数如表 2.3 所示。 表表 2.3 仿真信号选择和参数设置仿真信号选择和参数设置 输入信号输入信号输出信号输出信号 X70Y70Q7R7 X60Y60Q6R6 沈阳航空航天大学课程设计报告 -12- X50Y50Q5R5 X41Y41Q4R4 X31Y30Q3R3 X20Y21Q2R2 X11Y11Q1R1 X00Y00Q0R0 RI1 （2）功能仿真结果与分析）功能仿真结果与分析 当被除数 X=0.1011000，除数 Y=0.1101000 时，得出商的理论值 Q=0.1101100，余数的理论值 R=1.0111000 。 按照表 2.3 的输入信号进行仿真，仿真结果如图 2.6 所示。 沈阳航空航天大学课程设计报告 -13- 表表 2.4 仿真数据理论结果仿真数据理论结果 表表 2.3 仿真信号选择和参数设置仿真信号选择和参数设置 输入信号输入信号输出信号输出信号 X70Y70Q70R70 沈阳航空航天大学课程设计报告 -14- X60Y60Q60R60 X50Y50Q51R50 X41Y41Q41R41 X31Y30Q30R31 X20Y21Q21R21 X11Y11Q11R10 X00Y00Q00R01 RI1 将功能仿真波形结果图（图 2.6）同仿真数据理论结果表（表 2.4）相比较， 发现结果完全一致。可以看出功能仿真结果是正确的，进而说明电路设计的正确 性。 沈阳航空航天大学课程设计报告 -15- 第 3 章 编程下载与硬件测试 3.1 编程下载编程下载 利用 COP2000 仿真软件的编程下载功能，将得到 liufei3.bit 文件下载到 XCV200 实验板的 XCV200 可编程逻辑芯片中。 3.2 硬件测试及结果分析硬件测试及结果分析 利用 XCV200 实验板进行硬件功能测试。定点原码一位乘法器的输入数据通 过 XCV200 实验板的输入开关实现，输出数据通过 XCV200 实验板的 LED 指示 灯实现，其对应关系如表 2.1 所示。 利用表 2.2 中的输入参数作为输入数据，逐个测试输出结果，即用 XCV200 实验板的开关 K0 及 K1 控制数据输入，同时观察数码显示管和发光二极管显示 结 果，得到如图 3.1 所示的硬件测试结果。 沈阳航空航天大学课程设计报告 -16- 图图 3.1 硬件测试结果图硬件测试结果图 可以看出硬件测试结果为商等于 5，余数等于 6，都是 16 进制的数。换成二 进制分别为 101、0110，符号位均为 0，与表 2.4 中的理论值相同，说明电路设计 完全正确。也就是说阵列除法器设计成功。 沈阳航空航天大学课程设计报告 -17- 参考文献 1 曹昕燕. EDA 技术实验与课程设计M.北京：清华大学出版社，2006 2 范延滨.微型计算机系统原理、接口与 EDA 设计技术M.北京：北京邮电大 学出版社，2006 3 王爱英.计算机组成与结构(第 4 版)M.北京：清华大学出版社，2006 4 杜建国.Verilog HDL 硬件描述语言M.北京：国防工业出版社，2004 5 柳春风.电子设计自动化（EAD）教程M.北京