计算机组成原理-第3章运算方法与运算器.ppt

第3章运算方法与运算器,3.1移位运算3.2补码加减法运算3.3定点数乘法运算3.4定点数除法运算3.5浮点数算术运算3.6算术逻辑运算单元,3.1移位运算,1.算术移位和逻辑移位算术移位是指被移位的代码具有数值意义，将其看作带符号数，移位过程中必须保持符号位不变。其变化规律是左移一位表示乘以2，右移一位表示除以2。逻辑移位是指被移位的代码是纯粹的逻辑代码，不具有数值意义，移位前后没有数量的变化。逻辑移位通常包括循环左移、循环右移、非循环左移和非循环右移四种。2.算术移位规则.若机器数为正，左移时最低位补0，右移时最高有效位补0；.负数原码的移位规则与正数完全相同；.负数反码的移位规则是无论左移或右移，空位均补1；.负数补码在左移时最低位补0，右移时最高有效位补1。,3.2补码加减法运算,1.补码加减法运算法则.参加运算的两个操作数均用补码表示；.符号位作为数的一部分参加运算；.若做加法运算，则两个操作数直接相加；若做减法运算，则将减数变补后再与被减数相加；.运算结果采用补码表示；.符号位的进位是模，作为溢出量，应该丢掉。2.溢出判断.VxfyfSfxfyfSf.VCfC1.VSf1Sf2,3.3.1原码一位乘法,1.原码一位乘法的运算法则.操作数与运算结果均用原码表示；.取两个操作数的绝对值相乘，符号位单独处理；.被乘数和部分积取双符号位，乘数取单符号位；.若乘数的末位yn0，则部分积右移一位；若乘数的末位yn1，则部分积加被乘数后右移一位；.部分积右移时遵循原码移位规则；.总共执行n次累加与移位操作。,3.3.1原码一位乘法,2.原码一位乘法的逻辑实现,S1,S2,Sn,y1,y2,yn,&,&,x1,x2,xn,&,计数器,&,控制触发器,CLK,结束,启动,y0,S0,x0,C,S1,Sn1,Sn,3.3.2补码一位乘法,1.补码一位乘法的运算法则.操作数与运算结果均用补码表示；.被乘数和部分积取双符号位，乘数取单符号位；.乘数末位之后增加一个附加位yn1，初值为0；.根据乘数末位yn和附加位yn1执行下列操作：当ynyn100或ynyn111时，部分积右移一位；当ynyn101时，部分积加x补后右移一位；当ynyn110时，部分积加-x补后右移一位；.部分积右移时遵循补码移位规则；.总共执行n1步操作，但第n1步不右移。,3.3.2补码一位乘法,2.补码一位乘法的逻辑实现,S1,S2,Sn,y1,y2,yn,x1,x2,xn,计数器,&,控制触发器,CLK,结束,启动,y0,S0,x0,C,S1,Sn1,Sn,S0,yn+1,+,&,+,&,&,3.4.1原码不恢复余数除法,1.原码不恢复余数除法的运算法则.取两个操作数的绝对值相除，符号位单独处理；.对于定点小数除法，应要求被除数的绝对值小于除数的绝对值；.先用被除数减除数，求出初始余数r0，并根据r0确定商符；以后各步根据部分余数ri的符号上商，若ri0，上商Qi1，若ri0，上商Qi0，下一步按通式ri12ri(12Qi)y进行操作；.若执行操作2riy，则将部分余数ri左移一位后与y相加；若执行操作2riy，则将部分余数ri左移一位后与-y补相加；.若要计算n位商，则需进行n步左移和加减的操作；若第n步余数rn为负，则增加一步恢复余数的操作，但这一步不再移位；.根据被除数和除数的符号决定商和余数的符号，真正的余数是rn2n。,3.4.2补码不恢复余数除法,1.补码不恢复余数除法的运算法则.操作数与运算结果均用补码表示，符号位参与运算；.若部分余数ri补与y补同号，上商Qi1，下一步执行操作2ri补-y补；若部分余数ri补与y补异号，上商Qi0，下一步执行操作2ri补y补；.第一步将被除数视为初始余数r0补，按中的方法求商符并执行下一步操作；.若要计算n位商，则需进行n步左移和加减操作，求出商符与n1位商，称为假商，然后加校正量12n，即获得真商，余数为rn补2n。,3.5浮点数算术运算,1.浮点数加减运算.对阶：使较小的阶码向较大的阶码对齐。.尾数加减：按定点数的运算法则对尾数进行加减法运算。.规格化及舍入：对尾数加减的结果进行规格化，并按0舍1入法进行舍入处理。.判断溢出：如果在尾数规格化时因调整阶码而发生溢出，则终止运算转向溢出处理。2.浮点数乘法运算.阶码相加：如果产生溢出则终止运算转向溢出处理。.尾数相乘：按定点数的运算法则对尾数进行乘法运算。.规格化及舍入：对尾数的乘积进行左规，并按0舍1入法进行舍入处理。.判断溢出：如果在尾数左规时因调整阶码而发生溢出，则终止运算转向溢出处理。,3.5浮点数算术运算,3.浮点数除法运算.检测除数是否为零：如果除数为零则转向出错处理。.尾数调整：使被除数尾数的绝对值小于除数尾数的绝对值。.阶码相减：如果产生溢出则终止运算转向溢出处理。.尾数相除：按定点数的运算法则对尾数进行除法运算。,3.6.1加法单元的设计,1.加法单元的逻辑框图,2.加法单元的逻辑电路图,FA,Si,Ai,Bi,Ci,Ci1,Ai：被加数的第i位Bi：加数的第i位Ci1：低位产生的进位Si：本位和Ci：向高位产生的进位,1,&,Ci,Si,Ai,Bi,Ci1,3.6.2加法器及其进位链结构,1.串行进位(行波进位),FA,FA,FA,FA,S16,S15,S2,S1,A16,A15,A2,A1,B16,B15,B2,B1,C16,C15,C14,C2,C1,C0,3.6.2加法器及其进位链结构,2.组内并行、组间串行进位,1,&,&,1,1,1,&,&,&,&,&,&,&,C1,C2,C3,C4,C0,&,&,&,&,A1,B1,A2,B2,A3,B3,A4,B4,G4,P4,G3,P3,G2,P2,G1,P1,3.6.2加法器及其进位链结构,3.组内并行、组间并行进位组内并行进位链,1,&,&,1,1,1,&,&,&,&,&,&,&,C1,C2,C3,G1*,C0,&,P1*,G4,P4,G3,P3,G2,P2,G1,P1,3.6.2加法器及其进位链结构,3.组内并行、组间并行进位组间并行进位链,1,&,&,1,1,1,&,&,&,&,&,&,&,C4,C8,C12,C16,C0,G4*,P4*,G3*,P3*,G2*,P2*,G1*,P1*,3.6.3算术逻辑运算部件(ALU),1.SN74181和SN74182芯片,SN74181,Cn,S0,S1,S2,S3,M,Cn+4,AB,G,P,SN74182,Cn,G*,P*,F3,F2,F1,F0,A3,B3,A2,B2,A1,B1,A0,B0,Cn+x,Cn+y,Cn+z,P0,G0,P1,G1,P2,G2,P3,G3,3.6.3算术逻辑运算部件(ALU),2.16位串行进位ALU,SN74181(4),SN74181(3),SN74181(2),SN74181(1),F16,F15,F14,F13,F12,F11,F10,F9,F8,F7,F6,F5,F4,F3,F2,F1,A16,A15,A14,A13,A12,A11,A10,A9,A8,A7,A6,A5,A4,A3,A2,A1,B16,B15,B14,B13,B12,B11,B10,B9,B8,B7,B6,B5,B4,B3,B2,B1,C0,C4,C8,C12,C16,3.6.3算术逻辑运算部件(ALU),3.16位并行进位ALU,SN74181(4),SN74181(3),SN74181(2),SN74181(1),F16,F15,F14,F13,F12,F11,F10,F9,F8,F7,F6,F5,F4,F3,F2,F1