VHDL的结构和实体介绍.ppt

VHDL的结构以及实体介绍(P25),本课要了解的问题,VHDL的基本结构什么是实体？实体语句的结构端口说明语句的格式、使用方法以及硬件模型;INOUT与BUFFER有何异同?几种典型数据类型BIT、BIT_VECTOR、INTEGER、STD_LOGIC、STD_LOGIC_VECTOR的使用方法。什么是类属说明语句？如何使用？,复习：集成电路EDA的设计流程,系统划分,HDL或原理图输入,编译,综合,适配,时序仿真,MaxPlusII设计流程,STEP1：建立工作库文件夹,STEP2：输入设计项目原理图/VHDL文本代码,STEP3：存盘，注意原理图/文本取名,STEP4：将设计项目设置成Project,STEP5：选择目标器件,STEP11：硬件测试,STEP9：引脚锁定并编译,STEP8：仿真测试和波形分析,STEP7：建立仿真波形文件,STEP6：启动编译,STEP10：编程下载/配置,原理图输入与HDL输入的比较,原理图输入,HDL输入,直观，编译效率高,工作量大，不适合大规模电路，移植性差,可以进行行为描述，不必深入电路细节,容易修改，移植性好，适合大规模电路,一、VHDL语言,全名：Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage诞生：1982年1987年，IEEE公布第一个标准版本(87版）1993年，IEEE公布标准的1076-1993版本,二、一个VHDL程序,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYvoterISPORT(a,b,c:INSTD_LOGIC;x:BUFFERSTD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYvoter;ARCHITECTUREoneOFvoterISBEGINx=(aANDb)OR(bANDc)OR(cANDa);y=NOTx;ENDARCHITECTUREone;,三人表决器的VHDL描述,实体,结构体,库,实体对应模型,结构体对应模型,VHDL程序的基本结构(P24-25)：,VHDL是一种硬件描述语言，因此很多语言要素中都有对应的硬件模型。,VHDL程序最完整的组成：,实体,结构体,配置,VHDL各部分对应的硬件模型：,预先定义的数据类型、子程序、元件等,库,.USEIEEE.STD_LOGIC_UNSIGNED.ALL;.ARCHITECTUREthreeOFvoterISSIGNALt:STD_LOGIC_VECTOR(2DOWNTO0);BEGINt1)ELSE0;y=NOTx;ENDARCHITECTUREthree;,ARCHITECTUREoneOFvoterISBEGINx=(aANDb)OR(bANDc)OR(cANDa);y=NOTx;ENDARCHITECTUREone;,ARCHITECTUREtwoOFvoterISSIGNALt:STD_LOGIC_VECTOR(2DOWNTO0);BEGINt(n+1)/2)THENc=1;ELSEcd1,a(1)=d2,c=q1);u2:andnGENERICMAP(n=5);PORTMAP(a(0)=d3,a(1)=d4,a(2)=d5,a(3)=d6,a(4)=d7,c=q2);ENDexn_behav;,-为类属参量n赋值2,-为类属参量n赋值5,-结构体中要使用元件andn,P27【例2-4】,实体语句举例：,LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL;ENTITYnotgateISPORT（a：INSTD_LOGIC；f：OUTSTD_LOGIC）；ENDnotgate；ARCHITECTUREnotgate_archiOFnotgateISBEGINf=NOTa；ENDnotgate_arch；,【反向器】,ENTITYcnt4_1ISPORT(clk:INBIT;q:BUFFERINTEGERRANGE15TO0);ENDcnt4_1;ARCHITECTUREbehaveOFcnt4_1ISBEGINPROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENq=q+1;ENDIF;ENDPROCESS;ENDbehave;,【四位加法计数器】,P145【例5-34双向总线缓冲器】,LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtri_bigateISPORT(a,b:INOUTSTD_LOGIC_VECTOR(7DOWNTO0);en:INSTD_LOGIC;dr:INSTD_LOGIC);ENDtri_bigate;ARCHITECTUREbehaveOFtri_bigateISSIGNALaout,bout:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(a,dr,en)BEGINIF(en=0ANDdr=1)THENbout=a;ELSEbout=“ZZZZZZZZ”;ENDIF;b=bout;ENDPROCESS;,PROCESS(b,dr,en)BEGINIF(en=0ANDdr=0)THENaout=b;ELSEaout=“ZZZZZZZZ”;ENDIF;a=aout;ENDPROCESS;ENDbehave;,练习2,请写出实体表示的硬件框图。ENTITYMUL4_1ISPORT（I：INSTD_LOGIC_VECTOR（0TO3）；S：INSTD_LOGIC_VECTOR（1DOWNTO0）；Y：OUTSTD_LOGIC)；ENDMUL4_1；,答案,练习3,请写